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3.1. ガイドライン : VREFソースとVREFピン
3.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.3. ガイドライン:電圧リファレンス形式および非電圧リファレンス形式のI/O規格
3.4. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
3.5. ガイドライン : 最大 DC 電流制限
3.6. ガイドライン: 3つのVI/Oバンクすべてに1つの電圧のみを使用
3.7. ガイドライン: インテル® Stratix® 10 TX 400のI/O規格の制限
3.8. ガイドライン: Intel® Stratix® 10 GX 400そしてSX 400のI/O規格の制限
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4.4. インテル® FPGA IPデザイン例
GPIO IPコアは、パラメーター・エディターでIP構成に一致するデザイン例を生成できます。これらのデザイン例は、シミュレーションでIPコアおよび予想される動作をインスタンス化するためのリファレンスとして使用できます。
GPIO IPコアのパラメーター・エディターからデザイン例を生成できます。必要なパラメーターを設定したら、Generate Example Designをクリックします。 IPコアは、指定したディレクトリにデザイン例のソースファイルを生成します。
図 36. 生成されたデザイン例のディレクトリーにおけるソースファイル
注: .qsys ファイルは、デザイン例の生成中にのみ内部的に使用されます。これらの.qsys ファイルは編集できません。