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1.4.3. PLL ブロックと位置
PLLの主な目的は、電圧制御オシレータ（VCO）の位相と周波数を入力基準クロックに同期させることです。
図 12. MAX® 10 PLL のハイレベル・ブロック図各クロック・ソースは、デバイスの PLL と同じ側にある 2 本または 4 本のクロック・ピンのいずれかから入力されます。
以下の図は、PLL の物理的な場所を示しています。各インデックスは、デバイス内の 1 つの PLL を表しています。 PLL の物理的な位置は、Chip Planner の座標に対応します。 Quartus® Prime
図 13. 10M02デバイスのPLLの位置
図 14. 10M04および10M08デバイスのPLLの位置
図 15. 10M16、10M25、10M40、および10M50デバイスのPLLの位置