MAX 10 FPGAデバイスのアーキテクチャ

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ID 683105
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10 FPGA デバイスのアーキテクチャ
1. MAX® 10 FPGA デバイスのアーキテクチャ x
1.1. ロジック・アレイ・ブロック 1.2. エンベデッド・メモリ 1.3. エンべデッド乗算器 1.4. クロッキングおよびPLL 1.5. 汎用 I/O 1.6. 高速 LVDS I/O 1.7. 外部メモリー・インターフェイス 1.8. アナログ・デジタル・コンバーター 1.9. コンフィグレーション手法 1.10. ユーザー・フラッシュ・メモリー 1.11. 電源管理 1.12. MAX10 FPGAデバイス・アーキテクチャの改訂履歴
1.1. ロジック・アレイ・ブロック x
1.1.1. LAB インタコネクト 1.1.2. LAB コントロール信号 1.1.3. ロジック・エレメント
1.1.3. ロジック・エレメント x
1.1.3.1. LE の機能 1.1.3.2. LE 動作モード
1.1.3.2. LE 動作モード x
1.1.3.2.1. ノーマル・モード 1.1.3.2.2. 演算モード
1.3. エンべデッド乗算器 x
1.3.1. 18ビット乗算器 1.3.2. 9ビット乗算器
1.4. クロッキングおよびPLL x
1.4.1. グローバル･クロック･ネットワーク 1.4.2. 内部オシレータ 1.4.3. PLL ブロックと位置
1.5. 汎用 I/O x
1.5.1. MAX® 10 I/Oバンクのアーキテクチャ 1.5.2. MAX® 10 I/Oバンクの配置
1.6. 高速 LVDS I/O x
1.6.1. MAX® 10高速LVDS回路 1.6.2. MAX® 10高速LVDS I/Oの位置
1.7. 外部メモリー・インターフェイス x
1.7.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
1.8. アナログ・デジタル・コンバーター x
1.8.1. ADC ブロックの位置
1.9. コンフィグレーション手法 x
1.9.1. JTAGコンフィグレーション 1.9.2. 内部コンフィグレーション
1.11. 電源管理 x
1.11.1. シングル電源デバイス 1.11.2. デュアル電源デバイス 1.11.3. パワー・マネジメント・コントローラー手法 1.11.4. ホットソケット
1. MAX® 10 FPGA デバイスのアーキテクチャ

1.12. MAX10 FPGAデバイス・アーキテクチャの改訂履歴

日付 バージョン 変更内容
2017年2月 2017.02.21

商標を「Intel」へ変更。
2016年8月 2016.08.11 エンベデッド・マルチプライヤより重複した内容を削除。
2016年5月 2016.05.13
  • 内蔵オシレータの構造に関する情報を追加。
  • 項を題名をクロック・ネットワークとPLLからクロッキングとPLLに変更。
  • 高速LVDS回路の情報を追加。
  • パワー・マネージメント・コントローラー手法およびホット・ソケットの情報を追加。
2015年5月 2015.05.04
  • 「内部コンフィグレーション」の図を削除。
  • 「コンフィギュレーション」の「 MAX® 10デバイスのJTAGコンフィギュレーションおよび内部コンフィギュレーションの概要」の図を追加。
2014年12月 2014.12.15
  • ユーザー・フラッシュ・メモリーのアルテラのオンチップ・フラッシュIPコア・ブロック図を更新。
  • リンクを更新。
2014年9月 2014.09.22 初版。
レベル 2 の表題