MAX 10 FPGAデバイスのアーキテクチャ

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ID 683105
日付 2/21/2017
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ドキュメント目次
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1. MAX® 10 FPGA デバイスのアーキテクチャ
1. MAX® 10 FPGA デバイスのアーキテクチャ x
1.1. ロジック・アレイ・ブロック 1.2. エンベデッド・メモリ 1.3. エンべデッド乗算器 1.4. クロッキングおよびPLL 1.5. 汎用 I/O 1.6. 高速 LVDS I/O 1.7. 外部メモリー・インターフェイス 1.8. アナログ・デジタル・コンバーター 1.9. コンフィグレーション手法 1.10. ユーザー・フラッシュ・メモリー 1.11. 電源管理 1.12. MAX10 FPGAデバイス・アーキテクチャの改訂履歴
1.1. ロジック・アレイ・ブロック x
1.1.1. LAB インタコネクト 1.1.2. LAB コントロール信号 1.1.3. ロジック・エレメント
1.1.3. ロジック・エレメント x
1.1.3.1. LE の機能 1.1.3.2. LE 動作モード
1.1.3.2. LE 動作モード x
1.1.3.2.1. ノーマル・モード 1.1.3.2.2. 演算モード
1.3. エンべデッド乗算器 x
1.3.1. 18ビット乗算器 1.3.2. 9ビット乗算器
1.4. クロッキングおよびPLL x
1.4.1. グローバル･クロック･ネットワーク 1.4.2. 内部オシレータ 1.4.3. PLL ブロックと位置
1.5. 汎用 I/O x
1.5.1. MAX® 10 I/Oバンクのアーキテクチャ 1.5.2. MAX® 10 I/Oバンクの配置
1.6. 高速 LVDS I/O x
1.6.1. MAX® 10高速LVDS回路 1.6.2. MAX® 10高速LVDS I/Oの位置
1.7. 外部メモリー・インターフェイス x
1.7.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
1.8. アナログ・デジタル・コンバーター x
1.8.1. ADC ブロックの位置
1.9. コンフィグレーション手法 x
1.9.1. JTAGコンフィグレーション 1.9.2. 内部コンフィグレーション
1.11. 電源管理 x
1.11.1. シングル電源デバイス 1.11.2. デュアル電源デバイス 1.11.3. パワー・マネジメント・コントローラー手法 1.11.4. ホットソケット
1. MAX® 10 FPGA デバイスのアーキテクチャ

1.1.2. LAB コントロール信号

各 LAB には、LE にコントロール信号を駆動するための専用ロジックが含まれています。

コントロール信号には、次のものがあります。

  • 2 つのクロック信号
  • 2 つのクロック・イネーブル信号
  • 2 つの非同期クリア信号
  • 1 つの同期クリア信号
  • 1 つの同期負荷信号
図 4.  MAX® 10 デバイスの LAB ワイドのコントロール信号
表 1.   MAX® 10 デバイスのコントロール信号の説明
コントロール信号 説明
labclk1
  • 各 LAB は 2 つのクロック信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号は、リンクされます。 たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、labclkena1 信号も使用します。
  • LAB がクロックの立ち上がりエッジと立ち下がりエッジの両方を使用する場合は、両方の LAB ワイドのクロック信号も使用します。
  • LAB ロウクロック [5..0] と LAB ローカル・インタコネクトは、LAB ワイドのクロック信号を生成します。 MultiTrack インタコネクト固有の低スキューにより、データ分配に加えクロックとコントロール信号も分配できます。
labclk2
labclkena1
  • 各 LAB は 2 つのクロックイネーブル信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号は、リンクされます。 たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、labclkena1 信号も使用します。
  • クロックイネーブル信号をデアサートすると、LAB ワイドのクロック信号はオフになります。
labclkena2
labclr1 非同期クリア信号:
  • レジスタのクリア信号のロジックをコントロールする LAB ワイドのコントロール信号。LE は、非同期クリア・ファンクションを直接サポートします。
labclr2
syncload 同期負荷および同期クリア信号:
  • カウンタなどのファンクションを実装するために使用できます。
  • LAB 内のすべてのレジスタに影響を及ぼす LAB ワイドのコントロール信号
synclr

コントロール信号は、一度に 8 つまで使用できます。レジスタ・パッキングと同期負荷を同時に使用することはできません。

各 LAB には非グローバル・コントロール信号を 4 つまで含めることができます。追加の LAB コントロール信号は、グローバル信号である限り使用できます。

レジスタのプリセット信号のロジックを制御するLAB幅の非同期ロード信号は使用できません。 レジスタ・プリセットは、NOTのゲート・プッシュバック技術によって実現されます。 MAX® 10デバイスは、プリセットまたは非同期クリア信号のいずれかをサポートします。

MAX® 10 デバイスは、クリア・ポートに加え、デバイス内のすべてのレジスタをリセットするチップ・ワイドのリセット・ピン (DEV_CLRn) も提供しています。このピンは、 Quartus® Prime ソフトウェアでコンパイル前に設定したオプションにより、コントロールされます。 このチップ・ワイドのリセットにより、他のすべてのコントロール信号が無効になります。

レベル 2 の表題