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1. MAX® 10 FPGA デバイスのアーキテクチャ
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MAX® 10 デバイスは、以下の要素で構成されています。
- ロジック・アレイ・ブロック (LAB)
- アナログ-デジタル・コンバータ (ADC)
- ユーザー・フラッシュ・メモリー (UFM)
- エンベデッド乗算器ブロック
- エンベデッド・メモリー・ブロック (M9K)
- クロックおよびフェーズ・ロック・ループ (PLL)
- 汎用 I/O
- 高速 LVDS I/O
- 外部メモリー・インターフェイス
- コンフィグレーション・フラッシュ・メモリー (CFM)
図 1. MAX® 10 デバイスの一般的なデバイス・フロアプラン
- 各ブロックの数量と場所は、 MAX® 10 デバイスごとに異なります。
- 一部の MAX® 10 デバイスには特定のブロックが含まれない場合もあります。