MAX 10 FPGAデバイスのアーキテクチャ

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ID 683105
日付 2/21/2017
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ドキュメント目次
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1. MAX® 10 FPGA デバイスのアーキテクチャ
1. MAX® 10 FPGA デバイスのアーキテクチャ x
1.1. ロジック・アレイ・ブロック 1.2. エンベデッド・メモリ 1.3. エンべデッド乗算器 1.4. クロッキングおよびPLL 1.5. 汎用 I/O 1.6. 高速 LVDS I/O 1.7. 外部メモリー・インターフェイス 1.8. アナログ・デジタル・コンバーター 1.9. コンフィグレーション手法 1.10. ユーザー・フラッシュ・メモリー 1.11. 電源管理 1.12. MAX10 FPGAデバイス・アーキテクチャの改訂履歴
1.1. ロジック・アレイ・ブロック x
1.1.1. LAB インタコネクト 1.1.2. LAB コントロール信号 1.1.3. ロジック・エレメント
1.1.3. ロジック・エレメント x
1.1.3.1. LE の機能 1.1.3.2. LE 動作モード
1.1.3.2. LE 動作モード x
1.1.3.2.1. ノーマル・モード 1.1.3.2.2. 演算モード
1.3. エンべデッド乗算器 x
1.3.1. 18ビット乗算器 1.3.2. 9ビット乗算器
1.4. クロッキングおよびPLL x
1.4.1. グローバル･クロック･ネットワーク 1.4.2. 内部オシレータ 1.4.3. PLL ブロックと位置
1.5. 汎用 I/O x
1.5.1. MAX® 10 I/Oバンクのアーキテクチャ 1.5.2. MAX® 10 I/Oバンクの配置
1.6. 高速 LVDS I/O x
1.6.1. MAX® 10高速LVDS回路 1.6.2. MAX® 10高速LVDS I/Oの位置
1.7. 外部メモリー・インターフェイス x
1.7.1. MAX® 10外部メモリー・インターフェイスのI/Oバンク
1.8. アナログ・デジタル・コンバーター x
1.8.1. ADC ブロックの位置
1.9. コンフィグレーション手法 x
1.9.1. JTAGコンフィグレーション 1.9.2. 内部コンフィグレーション
1.11. 電源管理 x
1.11.1. シングル電源デバイス 1.11.2. デュアル電源デバイス 1.11.3. パワー・マネジメント・コントローラー手法 1.11.4. ホットソケット
1. MAX® 10 FPGA デバイスのアーキテクチャ

1.3.2. 9ビット乗算器

各エンベデッド・マルチプライヤをコンフィギュレーションして、最大9ビットの入力幅の2つの9 × 9独立マルチプライヤをサポートすることができます。

次の図は、2つの9ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マルチプライヤを示しています。

図 9. 9ビット・マルチプライヤ・モード

9ビット・マルチプライヤの入力と結果は、すべてレジスタを介して個別に送信されます。マルチプライヤの入力は、符号付きの整数、符号なしの整数、またはこの2つの組み合わせを受け入れることができます。

各エンベデッド・マルチプライヤ・ブロックは、ブロックへの入力データの符号表現を制御するにあたって1つのsigna信号と1つのsignb信号のみを有します。エンベデッド・マルチプライヤ・ブロックが2つの9 × 9マルチプライヤを有する場合、以下が適用されます。
  • 両方のマルチプライヤのData A入力は同じsigna信号を共有します。
  • 両方のマルチプライヤのData B入力は同じsignb信号を共有します。
レベル 2 の表題