Avalon® インターフェイスの仕様書

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ID 683091
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. Avalon® インターフェイスの仕様書の概要 2. Avalon® クロック・インターフェイスとリセット・インターフェイス 3. Avalon® Memory-Mapped インターフェイス 4. Avalon® 割り込みインターフェイス 5. Avalon® Streaming インターフェイス 6. Avalon® Streaming クレジット・インターフェイス 7. Avalon® コンジット・インターフェイス 8. Avalon® トライステート・コンジット・インターフェイス A. 非推奨の信号 B. Avalon® インターフェイスの仕様書の改訂履歴
1. Avalon® インターフェイスの仕様書の概要 x
1.1. Avalon® のプロパティーとパラメーター 1.2. 信号の役割 1.3. インターフェイスのタイミング 1.4. 例: システムのデザインにおける Avalon® インターフェイス
2. Avalon® クロック・インターフェイスとリセット・インターフェイス x
2.1. Avalon® クロックシンク信号の役割 2.2. クロックシンクのプロパティー 2.3. 関連付けられているクロック・インターフェイス 2.4. Avalon® クロックソース信号の役割 2.5. クロックソースのプロパティー 2.6. リセットシンク 2.7. リセット・シンク・インターフェイスのプロパティー 2.8. 関連付けられているリセット・インターフェイス 2.9. リセットソース 2.10. リセット・ソース・インターフェイスのプロパティー
3. Avalon® Memory-Mapped インターフェイス x
3.1. Avalon® Memory-Mapped インターフェイスの概要 3.2. Avalon® Memory Mapped インターフェイス信号の役割 3.3. インターフェイスのプロパティー 3.4. タイミング 3.5. 転送 3.6. アドレスのアライメント 3.7. Avalon® -MM エージェントのアドレス指定
3.5. 転送 x
3.5.1. 一般的な読み出しおよび書き込み転送 3.5.2. waitrequestAllowance プロパティーを使用する転送 3.5.3. 待機状態が固定されている読み出しおよび書き込み転送 3.5.4. パイプライン転送 3.5.5. バースト転送 3.5.6. 読み出しおよび書き込みの応答
3.5.2. waitrequestAllowance プロパティーを使用する転送 x
3.5.2.1. waitrequestAllowance が 2 に等しい場合 3.5.2.2. waitrequestAllowance が 1 に等しい場合 3.5.2.3. waitrequestAllowance が 2 に等しい場合 - 非推奨のケース 3.5.2.4. Avalon® -MM のホスト・インターフェイスとエージェント・インターフェイスにおける waitrequestAllowance の互換性 3.5.2.5. waitrequestAllowance のエラー状態
3.5.4. パイプライン転送 x
3.5.4.1. 可変レイテンシーでのパイプライン読み出し転送 3.5.4.2. 固定レイテンシーでのパイプライン読み出し転送
3.5.5. バースト転送 x
3.5.5.1. 書き込みバースト 3.5.5.2. 読み出しバースト 3.5.5.3. ラインでラップされるバースト
3.5.6. 読み出しおよび書き込みの応答 x
3.5.6.1. Avalon® -MM の読み出し応答および書き込み応答におけるトランザクション順序 (ホストおよびエージェント) 3.5.6.2. Avalon® -MM の読み出しおよび書き込み応答のタイミング図
3.5.6.2. Avalon® -MM の読み出しおよび書き込み応答のタイミング図 x
3.5.6.2.1. readdatavalid または writeresponsevalid を使用している場合の minimumResponseLatency のタイミング図
4. Avalon® 割り込みインターフェイス x
4.1. 割り込みの送信側 4.2. 割り込みの受信側
4.1. 割り込みの送信側 x
4.1.1. Avalon® の割り込み送信側における信号の役割 4.1.2. 割り込み送信側のプロパティー
4.2. 割り込みの受信側 x
4.2.1. Avalon® の割り込み受信側における信号の役割 4.2.2. 割り込み受信側のプロパティー 4.2.3. 割り込みのタイミング
5. Avalon® Streaming インターフェイス x
5.1. 用語と概念 5.2. Avalon® Streaming インターフェイス信号の役割 5.3. 信号のシーケンスとタイミング 5.4. Avalon® -ST インターフェイスのプロパティー 5.5. 標準的なデータ転送 5.6. 信号の詳細 5.7. データのレイアウト 5.8. バックプレッシャーを使用しないデータ転送 5.9. バックプレッシャーを使用するデータ転送 5.10. パケットデータの転送 5.11. 信号の詳細 5.12. プロトコルの詳細
5.3. 信号のシーケンスとタイミング x
5.3.1. 同期インターフェイス 5.3.2. クロックイネーブル
5.9. バックプレッシャーを使用するデータ転送 x
5.9.1. readyLatency および readyAllowance を使用するデータ転送 5.9.2. readyLatency を使用するデータ転送
6. Avalon® Streaming クレジット・インターフェイス x
6.1. 用語と概念 6.2. Avalon® Streaming クレジット・インターフェイス信号の役割 6.3. Avalon® Streaming クレジットにおけるユーザー信号
6.2. Avalon® Streaming クレジット・インターフェイス信号の役割 x
6.2.1. 同期インターフェイス 6.2.2. 標準的なデータ転送 6.2.3. クレジットの返送
6.3. Avalon® Streaming クレジットにおけるユーザー信号 x
6.3.1. シンボルごとのユーザー信号 6.3.2. パケットごとのユーザー信号
7. Avalon® コンジット・インターフェイス x
7.1. Avalon® コンジット信号の役割 7.2. コンジットのプロパティー
8. Avalon® トライステート・コンジット・インターフェイス x
8.1. Avalon® トライステート・コンジット信号の役割 8.2. トライステート・コンジットのプロパティー 8.3. トライステート・コンジットのタイミング
1. Avalon® インターフェイスの仕様書の概要
2. Avalon® クロック・インターフェイスとリセット・インターフェイス
3. Avalon® Memory-Mapped インターフェイス
4. Avalon® 割り込みインターフェイス
5. Avalon® Streaming インターフェイス
6. Avalon® Streaming クレジット・インターフェイス
7. Avalon® コンジット・インターフェイス
8. Avalon® トライステート・コンジット・インターフェイス
A. 非推奨の信号
B. Avalon® インターフェイスの仕様書の改訂履歴

5.2. Avalon® Streaming インターフェイス信号の役割

Avalon® Streaming ソース・インターフェイスまたはシンク・インターフェイスの信号はそれぞれ、 Avalon® ストリーミング信号の 1 つの役割に対応します。 Avalon® ストリーミング・インターフェイスには、各信号役割の 1 つのインスタンスのみを含めることができます。 Avalon® ストリーミング信号の役割はすべて、ソースとシンクの両方に適用され、両方で同じ意味をもちます。
表 17.   Avalon® Streaming インターフェイスの信号次の表において、信号の役割はすべてアクティブ High です。
信号の役割 幅 方向 必須 詳細
基本的な信号
channel 1 から 128 ソース → シンク いいえ 現在のサイクルで転送されているデータの channel 番号です。

インターフェイスでチャネル信号がサポートされている場合、そのインターフェイスでは、maxChannel パラメーターも定義する必要があります。

data 1 から 8,192 ソース → シンク いいえ ソースからシンクへの data 信号です。通常、転送される情報のまとまりを伝送します。

パラメーターではさらに、data 信号の内容と形式を定義します。

error 1 から 256 ソース → シンク いいえ 現在のサイクルで転送されているデータに影響を与えるエラーを示すビットマスクです。error 信号の単一のビットは、コンポーネントが認識するそれぞれのエラーをマスクします。errorDescriptor は、error 信号のプロパティーを定義します。
ready 1 シンク → ソース いいえ High がアサートされると、シンクでデータの受け入れが可能なことを示しています。ready は、シンクによってサイクル <n> でアサートされ、サイクル <n + readyLatency > を Ready サイクルとして示します。ソースでは、ready サイクル中にのみ、valid をアサートしてデータを転送することができます。

ready 入力のないソースは、バックプレッシャーをサポートしません。ready 出力のないシンクでは、バックプレッシャーを行う必要はありません。

valid 1 ソース → シンク いいえ ソースはこの信号をアサートし、ソースからシンクへの他のすべての信号を修飾します。シンクでは、データおよびソースからシンクへの他の信号を、valid がアサートされている Ready サイクルでサンプリングします。他のサイクルはすべて無視されます。

valid 出力のないソースでは、シンクがバックプレッシャーをアサートしていないすべてのサイクルで、暗黙的に有効なデータを提供します。valid 入力がないシンクでは、シンクでバックプレッシャーが行われていないすべてのサイクルで、有効なデータを想定しています。

パケット転送の信号
empty 1 から 10 ソース → シンク いいえ 空のシンボル、つまり有効なデータを表していないシンボルの数を示します。empty 信号は、各ビートに 1 シンボルのインターフェイスでは必要ありません。
endofpacket 1 ソース → シンク いいえ ソースによってアサートされ、パケットの終わりを示します。
startofpacket 1 ソース → シンク いいえ ソースによってアサートされ、パケットの開始を示します。
レベル 2 の表題