マルチ・チャネル DMA PCI Express* 用インテル FPGA IP ユーザー・ガイド

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ID 683821
日付 10/06/2023
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ドキュメント目次
ドキュメント目次 x
1. はじめるまえに 2. はじめに 3. 機能の説明 4. インターフェイスの概要 5. パラメーター (H タイル) 6. パラメーター (P-Tile) (F-Tile) (R-Tile) 7. IP コアを使用したデザイン 8. ソフトウェアのプログラミング・モデル 9. レジスター 10. トラブルシューティング/デバッグ 11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 12. F タイル Avalon ストリーミング Intel FPGA IP for PCI Express ユーザーガイドの改訂履歴
1. はじめるまえに x
1.1. 用語と頭字語 1.2. 既知の問題
2. はじめに x
2.1. PCI Express 機能用のマルチ チャネル DMA IP 2.2. デバイスファミリーのサポート 2.3. PMAスピードグレード 2.4. リソース使用率 2.5. リリース情報
2.1. PCI Express 機能用のマルチ チャネル DMA IP x
2.1.1. エンドポイント・モード 2.1.2. ルートポートの列挙
3. 機能の説明 x
3.1. 8チャネルDMA 3.2. バーストAvalon Master (BAM) BAR 3.3. Bursting Avalon-MM Slave (BAS) 3.4. MSI割り込み 3.5. Config Slave (CS) 3.6. ルートポートアドレス変換テーブルの有効化 3.7. ハードIP再構成インターフェイス 3.8. Config TLインターフェイス 3.9. コンフィグレーションインターセプトインターフェイス（EPのみ） 3.10. データムーバーのみ
3.1. 8チャネルDMA x
3.1.1. 書き込みデータムーバー 3.1.2. 書き込みデータムーバー 3.1.3. 記述子 3.1.4. Avalon-MM PIO 3.1.5. Avalon-MM Write (H2D)およびRead (D2H) Master 3.1.6. Avalon-ST Source (H2D) および Sink (D2H) 3.1.7. MSI-Xの実装 3.1.8. ユーザーのFunctional Level Reset (FLR) 3.1.9. コントロール・レジスター
3.1.2. 書き込みデータムーバー x
3.1.2.1. D2H記述子のフェッチ
3.1.3. 記述子 x
3.1.3.1. 非整列 (またはバイト整列) データ転送のサポート 3.1.3.2. メタデータのサポート 3.1.3.3. MSI-Xの機能
3.1.6. Avalon-ST Source (H2D) および Sink (D2H) x
3.1.6.1. Avalon-ST 1 ポートモード 3.1.6.2. パケット（ファイル）境界 3.1.6.3. メタデータ
3.4. MSI割り込み x
3.4.1. Endpoint MSI Support through BAS 3.4.2. MSI-X割り込みコンポーネント
3.5. Config Slave (CS) x
3.5.1. 29ビットのアドレス形式 3.5.2. 14ビットのアドレス形式 3.5.3. Configuration Access Mechanism
3.10. データムーバーのみ x
3.10.1. 書き込みデータムーバー 3.10.2. 書き込みデータムーバー 3.10.3. アプリケーション固有のビット
3.10.1. 書き込みデータムーバー x
3.10.1.1. H2D ディスクリプター形式 (h2ddm_desc) 3.10.1.2. H2D ディスクリプター補完パケット形式 (h2ddm_desc_cmpl) 3.10.1.3. H2D ディスクリプター・ステータス (h2ddm_desc_status)
3.10.2. 書き込みデータムーバー x
3.10.2.1. D2H ディスクリプター形式 (d2hdm_desc) 3.10.2.2. D2H ディスクリプター・ステータス (d2hdm_desc_status)
4. インターフェイスの概要 x
4.1. ポートリスト 4.2. クロック 4.3. リセット 4.4. マルチ・チャネルDMA 4.5. バーストAvalon Master (BAM) BAR 4.6. バーストAvalon-MM Slave (BAS) インターフェイース 4.7. MSIインターフェイース 4.8. Config Slaveのインターフェイス (RP のみ) 4.9. ハードIP 再構成インターフェイス 4.10. Config TLのインターフェイス 4.11. コンフィグレーションインターセプトインターフェイス（EPのみ） 4.12. データ・ムーバー・インターフェイス 4.13. ハードIPステータス・インターフェイス
4.1. ポートリスト x
4.1.1. Port List (H-Tile) 4.1.2. Port List (P-Tile) (F-Tile) (R-Tile)
4.2. クロック x
4.2.1. F-Tile System PLL Reference Clock Requirements
4.4. マルチ・チャネルDMA x
4.4.1. Avalon-MM PIO 4.4.2. Avalon-MM 書き込みデータバス 4.4.3. Avalon-MM 読み出しデータバス 4.4.4. Avalon-ST Source (H2D) 4.4.5. Avalon-ST Sink (D2H) 4.4.6. ユーザーMSIインターフェイス 4.4.7. Functional Level Reset (FLR)
4.12. データ・ムーバー・インターフェイス x
4.12.1. H2D Data Moverのインターフェイズ 4.12.2. D2H Data Moverのインターフェイス
5. パラメーター (H タイル) x
5.1. IPの設定 5.2. サンプルデザイン
5.1. IPの設定 x
5.1.1. システムの設定 5.1.2. MCDMAの設定 5.1.3. デバイス識別レジスター 5.1.4. Multifunction and SR-IOV System Settings Parameters [Endpoint Mode] 5.1.5. Configuration, Debug and Extension Options 5.1.6. PHY特性 5.1.7. PCI Express/PCI* の機能パラメーター
5.1.7. PCI Express/PCI* の機能パラメーター x
5.1.7.1. デバイス 5.1.7.2. リンク 5.1.7.3. MSI-X 5.1.7.4. パワー・マネジメント 5.1.7.5. Vendor Specific Extended Capability (VSEC)
6. パラメーター (P-Tile) (F-Tile) (R-Tile) x
6.1. トップレベルの設定 6.2. PCIe0の設定 6.3. サンプルデザイン 6.4. アナログ・パラメーター (F-Tile MCDMA IPのみ) 6.5. PCIe1設定です。
6.2. PCIe0の設定 x
6.2.1. ベース・アドレス・レジスター 6.2.2. Configuration, Debug and Extension Options 6.2.3. デバイス識別レジスター 6.2.4. PCI Express/PCI* の機能 6.2.5. MCDMAの設定
6.2.3. デバイス識別レジスター x
6.2.3.1. PCIe0/PF0、R24C 6.2.3.2. PCIe0 PF0 VF ID
6.2.4. PCI Express/PCI* の機能 x
6.2.4.1. PCIe0 Device 6.2.4.2. PCIe0 Link 6.2.4.3. MSI-Xの実装 6.2.4.4. PCIe0 DEV SER 6.2.4.5. PCIe0 PRS 6.2.4.6. PCIe0 PTM 6.2.4.7. PCIe0 ACS 機能 6.2.4.8. PCIe0 ATS 6.2.4.9. PCIe0 TPH
6.2.4.7. PCIe0 ACS 機能 x
6.2.4.7.1. PCIe0 ACS for Physical Functions 6.2.4.7.2. 仮想機能用 PCIe0 ACS
6.2.4.8. PCIe0 ATS x
6.2.4.8.1. 物理機能用 PCIe0 ATS 6.2.4.8.2. 仮想機能用 PCIe0 ATS
6.2.4.9. PCIe0 TPH x
6.2.4.9.1. 物理機能用 PCIe0 TPH 6.2.4.9.2. 仮想機能用の PCIe0 TPH
6.5. PCIe1設定です。 x
6.5.1. Configuration, Debug and Extension Options
7. IP コアを使用したデザイン x
7.1. IPコアから 7.2. IPテストベンチのシミュレーション 7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 7.4. システムの統合と実装
7.4. システムの統合と実装 x
7.4.1. 必要なサポート IP
8. ソフトウェアのプログラミング・モデル x
8.1. マルチチャネル DMA IP カスタムドライバー 8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー 8.3. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー
8.1. マルチチャネル DMA IP カスタムドライバー x
8.1.1. アーキテクチャー 8.1.2. libmqdma ライブラリーの詳細 8.1.3. 適用 8.1.4. デザインのソフトウェア・フロー 8.1.5. API フロー 8.1.6. libmqdma ライブラリーAPI リスト 8.1.7. リクエスト構造
8.1.2. libmqdma ライブラリーの詳細 x
8.1.2.1. チャネルの初期化 8.1.2.2. ディスクリプター・メモリー管理 8.1.2.3. Descriptor Completion Status Update
8.1.5. API フロー x
8.1.5.1. 単一ディスクリプターのロードと送信 8.1.5.2. 複数のディスクリプターのロードと送信
8.1.6. libmqdma ライブラリーAPI リスト x
8.1.6.1. ifc_api_start 8.1.6.2. ifc_mcdma_port_by_name 8.1.6.3. ifc_qdma_device_get 8.1.6.4. ifc_num_channels_get 8.1.6.5. ifc_qdma_channel_get 8.1.6.6. ifc_qdma_acquire_channels 8.1.6.7. ifc_qdma_release_all_channels 8.1.6.8. ifc_qdma_device_put 8.1.6.9. ifc_qdma_channel_put 8.1.6.10. ifc_qdma_completion_poll 8.1.6.11. ifc_qdma_request_start 8.1.6.12. ifc_qdma_request_prepare 8.1.6.13. ifc_qdma_descq_queue_batch_load 8.1.6.14. ifc_qdma_request_submit 8.1.6.15. ifc_qdma_pio_read32 8.1.6.16. ifc_qdma_pio_write32 8.1.6.17. ifc_qdma_pio_read64 8.1.6.18. ifc_qdma_pio_write64 8.1.6.19. ifc_qdma_pio_read128 8.1.6.20. ifc_qdma_pio_write128 8.1.6.21. ifc_qdma_pio_read256 8.1.6.22. ifc_qdma_pio_write256 8.1.6.23. ifc_request_malloc 8.1.6.24. ifc_request_free 8.1.6.25. ifc_app_stop 8.1.6.26. ifc_qdma_poll_init 8.1.6.27. ifc_qdma_poll_add 8.1.6.28. ifc_qdma_poll_wait 8.1.6.29. ifc_mcdma_port_by_name
8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー x
8.2.1. Architecture 8.2.2. MCDMA ポーリング・モード・ドライバー 8.2.3. DPDK ベースのアプリケーション 8.2.4. リクエスト構造 8.2.5. デザインのソフトウェア・フロー 8.2.6. APIフロー 8.2.7. API リスト
8.2.2. MCDMA ポーリング・モード・ドライバー x
8.2.2.1. 完了ステータスの更新 8.2.2.2. メタデータのサポート 8.2.2.3. User MSI-X
8.3. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー x
8.3.1. アーキテクチャー 8.3.2. ドライバー情報 8.3.3. デザインのソフトウェア・フロー
8.3.2. ドライバー情報 x
8.3.2.1. 端末管理 8.3.2.2. チャネル管理 8.3.2.3. ディスクリプター・メモリー管理 8.3.2.4. 完了管理 8.3.2.5. ethtool のサポート 8.3.2.6. debugfs のサポート 8.3.2.7. SRIOV サポート
8.3.3. デザインのソフトウェア・フロー x
8.3.3.1. ホストからデバイスへのフロー 8.3.3.2. デバイスからホストへのフロー
9. レジスター x
9.1. Queue Control (QCSR) 9.2. MSI-X Memory Space 9.3. Control Register (GCSR)
10. トラブルシューティング/デバッグ x
10.1. デバッグ・ツールキット
10.1. デバッグ・ツールキット x
10.1.1. このボードについて 10.1.2. Enable F-Tile Debug Toolkit 10.1.3. Launching the Debug Toolkit 10.1.4. EMIFデバッグ・ツールキットの使用
10.1.4. EMIFデバッグ・ツールキットの使用 x
10.1.4.1. Main View 10.1.4.2. ツールキットパラメーター 10.1.4.3. チャネルパラメーター 10.1.4.4. Eye Viewer 10.1.4.5. Link Inspector
10.1.4.4. Eye Viewer x
10.1.4.4.1. Running Eye Viewer in the P-Tile Debug Toolkit 10.1.4.4.2. Running Eye Viewer in the F-Tile Debug Toolkit
1. はじめるまえに
2. はじめに
3. 機能の説明
4. インターフェイスの概要
5. パラメーター (H タイル)
6. パラメーター (P-Tile) (F-Tile) (R-Tile)
7. IP コアを使用したデザイン
8. ソフトウェアのプログラミング・モデル
9. レジスター
10. トラブルシューティング/デバッグ
11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
12. F タイル Avalon ストリーミング Intel FPGA IP for PCI Express ユーザーガイドの改訂履歴

6.2.5. MCDMAの設定

図 35. Analog MCDMA Settings Parameters
表 88.  MCDMAの設定
パラメーター 値 デフォルト値 Description

BAR2アドレス領域

128 Bytes – 8 EBytes

4 MBytes - 22 bits

Address width for PIO AVMM port. Default address width is 22 bits

ユーザーモード

8チャネルDMA

バースト-MM Master

Bursting Slave

BAM+BAS

BAM+MCDMA

BAM+BAS+MCDMA

Data Mover Mode only

8チャネルDMA

This option allows user to configure the mode of operation for MCDMA IP. MCDMA mode has the DMA functionality. BAM and BAS offer Bursting Master and Slave AVMM capabilities without DMA functionality

注: In R-Tile 4x4, Port 2 and 3 only support BAM, BAS and BAM+BAS user mode.

インターフェイスの種類機能

AVMM

AVST

AVMM

User logic interface type for D2HDM and H2DDM.

Avalon-MM Interface

Number of ports

1

1

Number of ports for AVMM and AVST interface is 1.

Enable User-MSIX

ON、OFF

Off

User MSI-X is enables user application to initiate interrupts through MCDMA, this option is available only if the user selects MCDMA mode

Enable User-FLR

ON、OFF

Off

User FLR, interface allows passing of FLR signals to the user side application

D2H Prefetch channels

8

16

32

64

128

256

8

Sets the D2H Prefetch channels

In the current release, the D2H Prefetch Channels parameter follows the total number of DMA channels that you select in the IP Parameter Editor up to 256 total channels. When the total number of channels selected is greater than 256, then D2H Prefetch channels are automatically fixed to 64.

注: This parameter applicable to AVST 1 port interface only.

Maximum Descriptor Fetch

16

32

64

16

Sets the maximum descriptors that are fetched per D2H prefetch channel.

注: This parameter is applicable to AVST 1 port interface only.

Enable Metadata

ON、OFF

Off

Enables Metadata

注: This parameter is only available when the Interface Type is set to AVST.

Enable Configuration Intercept Interface

ON、OFF

Off

Enable Configuration Intercept Interface

Enable 10-bit tag support interface

ON、OFF

Off

This parameter is available for the following user modes: MCDMA, Bursting Slave, BAM+BAS, BAM+MCDMA and BAM+BAS+MCDMA

注: This parameter is not supported for R-tile. 10-bit tag is set to On by the IP.

Enable address byte aligned transfer

ON、OFF

Off

This is the option to enable the Byte aligned address mode support needed for Kernel or DPDK drivers and DMA makes no assumption on the alignment of data w.r.t to address.

注: This parameter is only available when the Interface Type is set to AVST.

MSI Capability

ON、OFF

Off

PCIe0のMSI機能を有効または無効にします。

注: This parameter is only available when User Mode is set to BAS or BAM+BAS.

PF0 MSI 64-bit Addressing

ON、OFF

Off

Enables or disables 64-bit MSI addressing.

要求されたMSIメッセージの数

1

2

4

8

16

32

1

アプリケーション層がリクエストできるメッセージの数を指定します。Message Control レジスターの複数メッセージ対応フィールドの値を設定します。

PF0 MSI Extended Data Capable

ON、OFF

Off

PF0のMSI拡張データ機能を有効または無効にします。

Export pld_warm_rst_rdy and link_req_rst_n interface to top level

ON、OFF

Off

Exports pld_warm_rst_rdy and link_req_rst_n interface to top level.

注: This parameter is not available in R-Tile MCDMA IP.
表 89.  Root Port MCDMA Settings ATT Parameters
パラメーター 値 デフォルト値 Description

Enable ATT

ON、OFF

Off

Enables ATT for BAS

ATT Table Address Width

1 - 9

3

Sets depth of ATT. Depth is equal to 2 to the power of number entered.

ATT Window Address Width

10 - 63

16

Sets the number of BAS address bits to be used directly.

レベル 2 の表題