マルチ・チャネル DMA PCI Express* 用インテル FPGA IP ユーザー・ガイド

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ID 683821
日付 10/06/2023
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ドキュメント目次
ドキュメント目次 x
1. はじめるまえに 2. はじめに 3. 機能の説明 4. インターフェイスの概要 5. パラメーター (H タイル) 6. パラメーター (P-Tile) (F-Tile) (R-Tile) 7. IP コアを使用したデザイン 8. ソフトウェアのプログラミング・モデル 9. レジスター 10. トラブルシューティング/デバッグ 11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ 12. F タイル Avalon ストリーミング Intel FPGA IP for PCI Express ユーザーガイドの改訂履歴
1. はじめるまえに x
1.1. 用語と頭字語 1.2. 既知の問題
2. はじめに x
2.1. PCI Express 機能用のマルチ チャネル DMA IP 2.2. デバイスファミリーのサポート 2.3. PMAスピードグレード 2.4. リソース使用率 2.5. リリース情報
2.1. PCI Express 機能用のマルチ チャネル DMA IP x
2.1.1. エンドポイント・モード 2.1.2. ルートポートの列挙
3. 機能の説明 x
3.1. 8チャネルDMA 3.2. バーストAvalon Master (BAM) BAR 3.3. Bursting Avalon-MM Slave (BAS) 3.4. MSI割り込み 3.5. Config Slave (CS) 3.6. ルートポートアドレス変換テーブルの有効化 3.7. ハードIP再構成インターフェイス 3.8. Config TLインターフェイス 3.9. コンフィグレーションインターセプトインターフェイス（EPのみ） 3.10. データムーバーのみ
3.1. 8チャネルDMA x
3.1.1. 書き込みデータムーバー 3.1.2. 書き込みデータムーバー 3.1.3. 記述子 3.1.4. Avalon-MM PIO 3.1.5. Avalon-MM Write (H2D)およびRead (D2H) Master 3.1.6. Avalon-ST Source (H2D) および Sink (D2H) 3.1.7. MSI-Xの実装 3.1.8. ユーザーのFunctional Level Reset (FLR) 3.1.9. コントロール・レジスター
3.1.2. 書き込みデータムーバー x
3.1.2.1. D2H記述子のフェッチ
3.1.3. 記述子 x
3.1.3.1. 非整列 (またはバイト整列) データ転送のサポート 3.1.3.2. メタデータのサポート 3.1.3.3. MSI-Xの機能
3.1.6. Avalon-ST Source (H2D) および Sink (D2H) x
3.1.6.1. Avalon-ST 1 ポートモード 3.1.6.2. パケット（ファイル）境界 3.1.6.3. メタデータ
3.4. MSI割り込み x
3.4.1. Endpoint MSI Support through BAS 3.4.2. MSI-X割り込みコンポーネント
3.5. Config Slave (CS) x
3.5.1. 29ビットのアドレス形式 3.5.2. 14ビットのアドレス形式 3.5.3. Configuration Access Mechanism
3.10. データムーバーのみ x
3.10.1. 書き込みデータムーバー 3.10.2. 書き込みデータムーバー 3.10.3. アプリケーション固有のビット
3.10.1. 書き込みデータムーバー x
3.10.1.1. H2D ディスクリプター形式 (h2ddm_desc) 3.10.1.2. H2D ディスクリプター補完パケット形式 (h2ddm_desc_cmpl) 3.10.1.3. H2D ディスクリプター・ステータス (h2ddm_desc_status)
3.10.2. 書き込みデータムーバー x
3.10.2.1. D2H ディスクリプター形式 (d2hdm_desc) 3.10.2.2. D2H ディスクリプター・ステータス (d2hdm_desc_status)
4. インターフェイスの概要 x
4.1. ポートリスト 4.2. クロック 4.3. リセット 4.4. マルチ・チャネルDMA 4.5. バーストAvalon Master (BAM) BAR 4.6. バーストAvalon-MM Slave (BAS) インターフェイース 4.7. MSIインターフェイース 4.8. Config Slaveのインターフェイス (RP のみ) 4.9. ハードIP 再構成インターフェイス 4.10. Config TLのインターフェイス 4.11. コンフィグレーションインターセプトインターフェイス（EPのみ） 4.12. データ・ムーバー・インターフェイス 4.13. ハードIPステータス・インターフェイス
4.1. ポートリスト x
4.1.1. Port List (H-Tile) 4.1.2. Port List (P-Tile) (F-Tile) (R-Tile)
4.2. クロック x
4.2.1. F-Tile System PLL Reference Clock Requirements
4.4. マルチ・チャネルDMA x
4.4.1. Avalon-MM PIO 4.4.2. Avalon-MM 書き込みデータバス 4.4.3. Avalon-MM 読み出しデータバス 4.4.4. Avalon-ST Source (H2D) 4.4.5. Avalon-ST Sink (D2H) 4.4.6. ユーザーMSIインターフェイス 4.4.7. Functional Level Reset (FLR)
4.12. データ・ムーバー・インターフェイス x
4.12.1. H2D Data Moverのインターフェイズ 4.12.2. D2H Data Moverのインターフェイス
5. パラメーター (H タイル) x
5.1. IPの設定 5.2. サンプルデザイン
5.1. IPの設定 x
5.1.1. システムの設定 5.1.2. MCDMAの設定 5.1.3. デバイス識別レジスター 5.1.4. Multifunction and SR-IOV System Settings Parameters [Endpoint Mode] 5.1.5. Configuration, Debug and Extension Options 5.1.6. PHY特性 5.1.7. PCI Express/PCI* の機能パラメーター
5.1.7. PCI Express/PCI* の機能パラメーター x
5.1.7.1. デバイス 5.1.7.2. リンク 5.1.7.3. MSI-X 5.1.7.4. パワー・マネジメント 5.1.7.5. Vendor Specific Extended Capability (VSEC)
6. パラメーター (P-Tile) (F-Tile) (R-Tile) x
6.1. トップレベルの設定 6.2. PCIe0の設定 6.3. サンプルデザイン 6.4. アナログ・パラメーター (F-Tile MCDMA IPのみ) 6.5. PCIe1設定です。
6.2. PCIe0の設定 x
6.2.1. ベース・アドレス・レジスター 6.2.2. Configuration, Debug and Extension Options 6.2.3. デバイス識別レジスター 6.2.4. PCI Express/PCI* の機能 6.2.5. MCDMAの設定
6.2.3. デバイス識別レジスター x
6.2.3.1. PCIe0/PF0、R24C 6.2.3.2. PCIe0 PF0 VF ID
6.2.4. PCI Express/PCI* の機能 x
6.2.4.1. PCIe0 Device 6.2.4.2. PCIe0 Link 6.2.4.3. MSI-Xの実装 6.2.4.4. PCIe0 DEV SER 6.2.4.5. PCIe0 PRS 6.2.4.6. PCIe0 PTM 6.2.4.7. PCIe0 ACS 機能 6.2.4.8. PCIe0 ATS 6.2.4.9. PCIe0 TPH
6.2.4.7. PCIe0 ACS 機能 x
6.2.4.7.1. PCIe0 ACS for Physical Functions 6.2.4.7.2. 仮想機能用 PCIe0 ACS
6.2.4.8. PCIe0 ATS x
6.2.4.8.1. 物理機能用 PCIe0 ATS 6.2.4.8.2. 仮想機能用 PCIe0 ATS
6.2.4.9. PCIe0 TPH x
6.2.4.9.1. 物理機能用 PCIe0 TPH 6.2.4.9.2. 仮想機能用の PCIe0 TPH
6.5. PCIe1設定です。 x
6.5.1. Configuration, Debug and Extension Options
7. IP コアを使用したデザイン x
7.1. IPコアから 7.2. IPテストベンチのシミュレーション 7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 7.4. システムの統合と実装
7.4. システムの統合と実装 x
7.4.1. 必要なサポート IP
8. ソフトウェアのプログラミング・モデル x
8.1. マルチチャネル DMA IP カスタムドライバー 8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー 8.3. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー
8.1. マルチチャネル DMA IP カスタムドライバー x
8.1.1. アーキテクチャー 8.1.2. libmqdma ライブラリーの詳細 8.1.3. 適用 8.1.4. デザインのソフトウェア・フロー 8.1.5. API フロー 8.1.6. libmqdma ライブラリーAPI リスト 8.1.7. リクエスト構造
8.1.2. libmqdma ライブラリーの詳細 x
8.1.2.1. チャネルの初期化 8.1.2.2. ディスクリプター・メモリー管理 8.1.2.3. Descriptor Completion Status Update
8.1.5. API フロー x
8.1.5.1. 単一ディスクリプターのロードと送信 8.1.5.2. 複数のディスクリプターのロードと送信
8.1.6. libmqdma ライブラリーAPI リスト x
8.1.6.1. ifc_api_start 8.1.6.2. ifc_mcdma_port_by_name 8.1.6.3. ifc_qdma_device_get 8.1.6.4. ifc_num_channels_get 8.1.6.5. ifc_qdma_channel_get 8.1.6.6. ifc_qdma_acquire_channels 8.1.6.7. ifc_qdma_release_all_channels 8.1.6.8. ifc_qdma_device_put 8.1.6.9. ifc_qdma_channel_put 8.1.6.10. ifc_qdma_completion_poll 8.1.6.11. ifc_qdma_request_start 8.1.6.12. ifc_qdma_request_prepare 8.1.6.13. ifc_qdma_descq_queue_batch_load 8.1.6.14. ifc_qdma_request_submit 8.1.6.15. ifc_qdma_pio_read32 8.1.6.16. ifc_qdma_pio_write32 8.1.6.17. ifc_qdma_pio_read64 8.1.6.18. ifc_qdma_pio_write64 8.1.6.19. ifc_qdma_pio_read128 8.1.6.20. ifc_qdma_pio_write128 8.1.6.21. ifc_qdma_pio_read256 8.1.6.22. ifc_qdma_pio_write256 8.1.6.23. ifc_request_malloc 8.1.6.24. ifc_request_free 8.1.6.25. ifc_app_stop 8.1.6.26. ifc_qdma_poll_init 8.1.6.27. ifc_qdma_poll_add 8.1.6.28. ifc_qdma_poll_wait 8.1.6.29. ifc_mcdma_port_by_name
8.2. マルチチャネル DMA IP DPDK ポーリング・モード・ベースのドライバー x
8.2.1. Architecture 8.2.2. MCDMA ポーリング・モード・ドライバー 8.2.3. DPDK ベースのアプリケーション 8.2.4. リクエスト構造 8.2.5. デザインのソフトウェア・フロー 8.2.6. APIフロー 8.2.7. API リスト
8.2.2. MCDMA ポーリング・モード・ドライバー x
8.2.2.1. 完了ステータスの更新 8.2.2.2. メタデータのサポート 8.2.2.3. User MSI-X
8.3. マルチチャネル DMA IP カーネル・モード・ネットワークのデバイス ドライバー x
8.3.1. アーキテクチャー 8.3.2. ドライバー情報 8.3.3. デザインのソフトウェア・フロー
8.3.2. ドライバー情報 x
8.3.2.1. 端末管理 8.3.2.2. チャネル管理 8.3.2.3. ディスクリプター・メモリー管理 8.3.2.4. 完了管理 8.3.2.5. ethtool のサポート 8.3.2.6. debugfs のサポート 8.3.2.7. SRIOV サポート
8.3.3. デザインのソフトウェア・フロー x
8.3.3.1. ホストからデバイスへのフロー 8.3.3.2. デバイスからホストへのフロー
9. レジスター x
9.1. Queue Control (QCSR) 9.2. MSI-X Memory Space 9.3. Control Register (GCSR)
10. トラブルシューティング/デバッグ x
10.1. デバッグ・ツールキット
10.1. デバッグ・ツールキット x
10.1.1. このボードについて 10.1.2. Enable F-Tile Debug Toolkit 10.1.3. Launching the Debug Toolkit 10.1.4. EMIFデバッグ・ツールキットの使用
10.1.4. EMIFデバッグ・ツールキットの使用 x
10.1.4.1. Main View 10.1.4.2. ツールキットパラメーター 10.1.4.3. チャネルパラメーター 10.1.4.4. Eye Viewer 10.1.4.5. Link Inspector
10.1.4.4. Eye Viewer x
10.1.4.4.1. Running Eye Viewer in the P-Tile Debug Toolkit 10.1.4.4.2. Running Eye Viewer in the F-Tile Debug Toolkit
1. はじめるまえに
2. はじめに
3. 機能の説明
4. インターフェイスの概要
5. パラメーター (H タイル)
6. パラメーター (P-Tile) (F-Tile) (R-Tile)
7. IP コアを使用したデザイン
8. ソフトウェアのプログラミング・モデル
9. レジスター
10. トラブルシューティング/デバッグ
11. Fタイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
12. F タイル Avalon ストリーミング Intel FPGA IP for PCI Express ユーザーガイドの改訂履歴

3.2. バーストAvalon Master (BAM) BAR

The BAM bypasses the Multi Channel DMA IP for PCI Express & provides a way for a Host to perform bursting PIO read/writes to the user logic. The BAM converts memory read and write TLPs initiated by the remote link partner and received over the PCIe link into Avalon-MM burst read and write transactions, and sends back CplD TLPs for read requests it receives. Since the BAM user interface is Avalon-MM, the completions are always expected in order from user logic/プラットフォーム・デザイナー fabric. The BAM supports bursts of up to 512 bytes and up to 32 outstanding read request.

BAM Address Maps

You can select to map any BAR register other than the BAR0 of the physical function to BAM side for the user application. The BAM interface address mapping is as follows: 
BAM address = {vf_active, pf, vf, bar_num, bam_addr}
  1. vf_active: This indicates that SRIOV is enabled
  2. pf [PF_NUM-1:0]: Physical function number decoded from the PCIe header received from the HIP; PF_NUM which is ($clog2(Number of PFs)) is the RTL design parameter selected by the user such that Multi Channel DMA only allocates required number of the bits on Avalon-MM side to limit the number of the wires on the user interface. Example: If the number of PFs selected by user is 4, the PF_NUM is 2.
  3. vf [VF_NUM-1:0]: Virtual function number decoded from the PCIe header received from the HIP; VF_NUM which is ($clog2(Number of VFs)) is the RTL design parameter selected by the user such that Multi Channel DMA only allocates required number of the bits on Avalon-MM side to limit the number of the wires on the user interface. Example: If the total number of VFs across all PFs selected by user is 32, the VF_NUM is 5.
  4. bar_num [2:0]: This denotes the BAR number where the Avalon-ST transaction was received.
  5. bam_addr [ADDR_SIZE-1:0]: Lower address based on the maximum aperture size amongst all the BARs. Example: If BAR3 is selected as 16 MB and BAR2 is 4 GB, the ADDR_SIZE = 32 corresponding to BAR2.

Example: If the transaction was received for BAR3 (max aperture of 4GB) of PF2/VF1 where only 3 PFs have been enabled by the user, 25 VFs have been enabled by the user, the BAM address is {1'b1, 2'b10, 5'b00001, 3'b011, bam_addr[31:0]}.

注: For the Root Port: In the Root Port mode, the AVMM address output from BAM is the same as the one received on the Hard IP AVST.
レベル 2 の表題