インテルのみ表示可能 — GUID: qtt1589416952490
Ixiasoft
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7.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション)
ファイル名 |
説明 |
---|---|
<your_ip>.ip |
最上位のIPバリエーション・ファイル。プロジェクトにおけるIPコアのパラメーター化を含みます。IPバリエーションがプラットフォーム・デザイナーシステムの一部である場合は、パラメーター・エディターでも .qsys ファイルを生成します。 |
<your_ip>.cmp | VHDLコンポーネント宣言 (.cmp) ファイル。VHDLデザインファイルで使用する、ローカル・ジェネリックおよびポート定義を含むテキストファイルです。 |
<your_ip>_generation.rpt | IPまたはプラットフォーム・デザイナー生成のログファイル。IP生成中のメッセージの要約を示します。 |
<your_ip>.qgsimc (プラットフォーム・デザイナーシステムのみ) | シミュレーション・キャッシング・ファイル。.qsys および .ip ファイルをプラットフォーム・デザイナーシステムおよびIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーでHDLの再生成をスキップできるかどうかが決まります。 |
<your_ip>.qgsynth (プラットフォーム・デザイナーシステムのみ) | 合成キャッシング・ファイル。.qsys および .ip ファイルをプラットフォーム・デザイナーシステムおよびIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーでHDLの再生成をスキップできるかどうかが決まります。 |
<your_ip>.qip | IPコンポーネントを統合し、コンパイルするためのすべての情報を含みます。 |
<your_ip>.csv | IPコンポーネントのアップグレード・ステータスに関する情報が含まれます。 |
<your_ip>.bsf |
IPバリエーションのシンボル表現。Block Diagram File (.bdf) で使用します。 |
<your_ip>.spd | シミュレーション・スクリプトを生成するために ip-make-simscript に必要な入力ファイル。.spd ファイルには、シミュレーション向けに生成されたファイルのリストのほか、ユーザーが初期化するメモリーの情報が含まれます。 |
<your_ip>.ppf | Pin Plannerファイル (.ppf)。Pin Plannerで使用するために作成したIPコンポーネント用のポートとノードのアサインメントが格納されています。 |
<your_ip>_bb.v | Verilog blackbox (_bb.v) ファイル。ブラックボックスとして使用する空のモジュール宣言として使用します。 |
<your_ip>_inst.v または _inst.vhd | HDLインスタンス化テンプレートの例。このファイルの内容をコピーしてHDLファイルに貼り付け、IPバリエーションをインスタンス化します。 |
<your_ip>.regmap | IPがレジスター情報を含む場合、 インテル® Quartus® Prime開発ソフトウェアは .regmap ファイルを生成します。.regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfo ファイルを補完します。このファイルにより、System Consoleでのレジスター・ディスプレイ・ビューおよびユーザーによるカスタマイズ可能な統計が可能になります。 |
<your_ip>.svd | プラットフォーム・デザイナーのシステム内でHPSに接続されているペリフェラルのレジスターマップを、HPS System Debugツールで表示できるようにします。 合成中、 インテル® Quartus® Prime開発ソフトウェアは、デバッグセッションでシステム・コンソール・マスターが認識可能なスレーブ・インターフェイスの .svd ファイルを .sof ファイルに格納します。システムコンソールはこのセクションを読み出し、これによりプラットフォーム・デザイナーがレジスターマップ情報を照会します。システムスレーブに対しては、プラットフォーム・デザイナーは名前によりそのレジスターにアクセスします。 |
<your_ip>.v <your_ip>.vhd | HDLファイルです。各サブモジュールまたは子IPコアをインスタンス化を合成またはシミュレーション用に行います。 |
mentor/ | msim_setup.tcl スクリプトを含み、 シミュレーションをセットアップし実行します。 |
aldec/ | スクリプト rivierapro_setup.tcl を含み、シミュレーションをセットアップし実行します。 |
/synopsys/vcs /synopsys/vcsmx |
シェルスクリプトである vcs_setup.sh が含まれています。これによりVCS シミュレーションを設定、実行します。 シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルを含み、 シミュレーションを設定して実行します。 |
/cadence | シェルスクリプトであるncsim_setup.sh およびその他の設定ファイルが含まれています。NCSIMシミュレーションを設定、実行します。 |
/submodules | IPコア・サブモジュールのHDLファイルが含まれています。 |
<IP submodule>/ | プラットフォーム・デザイナーは、プラットフォーム・デザイナーが生成する各IPサブモジュール・ディレクトリーに、サブディレクトリーの /synth および /sim を生成します。 |