このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。
4.2. クロック
| 信号名 | I/Oタイプ | 説明 | クロック周波数 |
|---|---|---|---|
| Hタイル | |||
| refclk | Input | PCIe 仕様によって定義された PCIe 基準クロック。 入力リファレンス・クロックは、適切なPLLキャリブレーションと正常なコンフィグレーションを行うためには、デバイスのパワーアップ時に安定した状態かつフリーランニングである必要があります。 |
100MHz ± 300ppm |
| coreclkout_hip | Output | これはユーザー ロジックに提供される出力クロックです。 Avalon-MM / Avalon-ST ユーザー・インターフェースはこのクロックに同期します。 |
250 MHz |
| P-TileおよびF-TileおよびR-Tile | |||
| refclk0 | Input | PCIe 仕様によって定義された PCIe 基準クロック。 これらのクロックはフリーランニングであり、単一のクロック ソースによって駆動される必要があります。 1x16、1x8、または1x4モードの入力基準クロック。 outrefclk_fgt_i （i = 0〜7）「FタイルReferenceandSystemPLLClocks」IPからこのポートに接続します。 デザインに別個の refclk が必要ない場合は、refclk1入力ポートをrefclk0入力ポートと同じクロックで駆動します。 |
100MHz ± 300ppm |
| refclk1 | Input | ||
| coreclkout_hip | Output | Clock
注: P タイルでは使用できません。
注: R タイルでは使用できません。
注: 以前のバージョンでは、この信号は存在していました。 手動アップグレードが必要です。
|
|
| app_clk | Output | アプリケーション・クロック | Gen3: 250 MHz インテルStratix 10 DXデバイスのGen4 |
| app_slow_clk | Output | 側波帯信号のクロック。
注: 22.4 バージョン以降の R タイルでのみ利用可能です。
注:
coreclkout_hip から派生した2分周または4分周クロックです。パラメーター・エディターの Slow Clock Dividerオプションを使用して、coreclkout_hip の2分周と4分周バージョンのいずれかをこのクロックに対して選択します。 |
|
| pcie_systempll_clk | Input | システムのモードPLL設定では、選択したPLDクロック周波数の2倍の周波数を選択します。たとえば、選択したPLDクロック周波数が500 MHzの場合は、「PCIE_FREQ_1000」設定を使用します。
注: F タイルでのみ利用可能です。
|
|