オプション/兼用コンフィグレーション・ピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアでは、I/O割り当ておよび配置規則に従ってピン接続をチェックします。この規則は、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本文書またはデバイス・ハンドブックに記載されていないその他の要因によって異なります。
| ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
|---|---|---|---|
| DCLK | 入力 (PS、FPP)、出力 (AS) | 専用コンフィグレーション・クロック・ピンです。パッシブシリアル (PS) および高速パッシブパラレル (FPP) コンフィグレーション・スキームでは、DCLK を使用して、外部ソースからFPGAにコンフィグレーション・データをクロックします。 ASコンフィグレーション・スキームでは、DCLK はコンフィグレーション・インターフェイスのタイミングを提供するFPGAからの出力です。 |
このピンはフローティングのままにしないでください。このピンはHighまたはLowに駆動してください。 |
| CRC_ERROR | I/O、出力 (オープンドレイン) | アクティブHigh信号により、エラー検出回路がコンフィグレーションRAM (CRAM) ビットでエラーが検出されたことを示します。 この信号の立ち下りエッジは、エラー位置とタイプについての情報がエラー・メッセージ・レジスター (EMR) で使用可能であることを示します。 この兼用ピンを使用するのは、ユーザーモードでエラー検出をイネーブルした場合のみです。 このピンはユーザーI/Oピンとして使用できます。 |
オープンドレイン出力専用 CRC_ERROR ピンをオプションのピンとして使用する場合は、このピンは10kΩ外部プルアップ抵抗を介して VCCPGM に接続します。 オープンドレイン出力専用 CRC_ERROR ピンをオプションのピンとして使用せず、CRC_ERROR ピンをI/Oピンとして使用しない場合、このピンは、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに接続します。 |
| DEV_CLRn | I/O、入力 | オプションのピンとして、すべてのデバイスレジスターのすべてのクリアをオーバーライドできます。 このピンをLowに駆動すると、すべてのレジスターがクリアされます。このピンをHigh (VCCPGM) に駆動すると、すべてのレジスターはプログラミングしたとおりに動作します。 |
兼用 DEV_CLRn ピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンを GND に接続します。 |
| DEV_OE | I/O、入力 | オプションのピンとして、すべてのデバイスレジスターのすべてのトライステートをオーバーライドできます。 このピンをLowに駆動すると、すべてのI/Oピンはトライステートになります。このピンをHighに駆動すると (VCCPGM)、すべてのI/Oピンはプログラミングしたとおりに動作します。 |
兼用 DEV_OE ピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンを GND に接続します。 |
| DATA0 | I/O、入力 | 兼用コンフィグレーション・データ入力ピンです。DATA0 ピンは、PSまたはFPPコンフィグレーション・スキームで使用するか、コンフィグレーション完了後にI/Oピンとして使用できます。 | 専用入力 DATA0 ピンを使用せず、I/Oピンとしても使用しない場合、このピンは未接続のままにします。 |
| DATA[1:31] | I/O、入力 | 兼用コンフィグレーション・データ入力ピンです。 DATA[1:7] ピンは、FPP x8コンフィグレーションに使用します。DATA[1:15] ピンは、FPP x16コンフィグレーションに使用します。DATA[1:31]ピンは、FPP x32コンフィグレーションとして使用します。または通常のI/Oピンとして使用します。これらのピンは、コンフィグレーション完了後はユーザーI/Oピンとしても使用できます。 |
兼用 DATA[1:31] ピンを使用せず、I/Oピンとしても使用しない場合、このピンは未接続のままにします。 |
| INIT_DONE | I/O、出力 (オープンドレイン) | このピンは兼用ピンです。INIT_DONE ピンとしてイネーブルされていない場合は、I/Oピンとして使用可能です。 このピンをイネーブルすると、このピンでのLowからHighへの遷移はデバイスがユーザーモードに入ったことを示します。INIT_DONE 出力がイネーブルされている場合、INIT_DONE ピンは、コンフィグレーション完了後、ユーザーI/Oピンとしては使用できません。 |
オープンドレイン出力専用 INIT_DONE ピンをオプションとして使用する場合、このピンは10kΩ外部プルアップ抵抗を介して VCCPGM に接続します。 このピンをASまたはPSマルチ・デバイス・コンフィグレーション・モードで使用する場合、 インテル® Quartus® Primeデザインで INIT_DONE ピンがネーブルされていることを確認します。オプションのオープンドレイン出力専用 INIT_DONE ピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンは インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに接続します。 |
| nPERST[L,R][0:1] | I/O、入力 | 兼用基本リセットピンです。PCI Express* (PCIe*) ハードIP (HIP) と併用する場合にのみ使用可能です。 このピンがLowの場合、トランシーバーはリセット状態です。このピンがHighの場合、トランシーバーはリセットから抜け出ています。このピンは、基本リセットピンとして使用しない場合は、ユーザーI/Oピンとして使用可能です。 |
このピンは、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに接続します。このピンは、1.8V VCCIO電源から給電されています。1.8 V互換のI/O規格により駆動してください。 PCIe nPERST ピンをレベル・トランスレーターに接続し、電圧を3.3V LVTTLから1.8Vにシフトダウンして、このピンとインターフェイス接続させます。このピンをコンフィグレーション目的で使用しない場合は、1.2V、1.5V、または1.8V互換のI/O規格を選択できます。ただし、3.3V LVTTL電圧をPCIe nPERST ピンからシフトダウンして、選択した インテル® Arria® 10 nPERST I/O規格の電圧レベルにしてください。 nPERST ピンの使用は、PCIe HIPにつき1つのみです。特定のコンポーネントに含まれるPCIe HIPが1つまたは2つのみでも、 インテル® Arria® 10コンポーネントでは常に次の4つのピンをすべて備えています。
互換性を最大限にするには、必ず左下のPCIe HIPを最初に使用します。これは、PCIeリンクを使用するプロトコル経由コンフィグレーション (CvP) をサポートする唯一の位置です。 |
| AS_DATA0/ASDO | 双方向 | 専用ASコンフィグレーション・ピンです。EPCQ-Lデバイス (x1モード) を使用している場合、これは ASDO ピンです。このピンを使用して、アドレス信号およびコントロール信号をFPGAデバイスとEPCQ-Lデバイス間で送信します。 | デバイスのプログラミングをASコンフィグレーション・モードで行わない場合は、ASDO ピンは使用しません。このピンは、使用しない場合は未接続のままにします。 |
| AS_DATA[1:3] | 双方向 | 専用ASコンフィグレーション・データ・ピンです。EPCQ-Lデバイスに接続されている場合、コンフィグレーション・データはこのピン上で転送されます。 | このピンは、使用しない場合は未接続のままにします。 |