外部メモリー・インターフェイス・ピンおよびハードメモリーPHYピン
注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。
| ピン名 | ピンの機能 | ピンの説明 | 接続ガイドライン |
|---|---|---|---|
| DQS[#] | I/O、双方向 | オプションのデータストローブ信号として外部メモリー・インターフェイスで使用します。これらのピンは専用のDQS位相シフト回路に駆動します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DQSn[#] | I/O、双方向 | オプションの補完データストローブ信号として外部メモリー・インターフェイスで使用します。これらのピンは専用のDQS位相シフト回路に駆動します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DQ[#] | I/O、双方向 | オプションのデータ信号として外部メモリー・インターフェイスで使用します。指定DQバス内のDQビットの順序は重要ではありません。ただし、異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピンの割り当ての再評価が必要です。デバイスのピンアウトファイル内のすべての関連DQSカラムでDQピンを解析します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CQ[#] | I/O、入力 | オプションのデータストローブ信号としてQDRII/II+/II+ Xtreme SRAMで使用します。これらはエコークロック用のピンです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CQn[#] | I/O、入力 | オプションの補完データストローブ信号としてQDRII/II+/II+ Xtreme SRAMで使用します。これらはエコークロック用のピンです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DQS[#]_[#] | I/O、双方向 | オプションのデータストローブ信号として外部メモリー・インターフェイスで使用します。これらのピンは専用のDQS位相シフト回路に駆動します。シフトしたDQS信号は、内部ロジックに駆動することもできます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DQSn[#]_[#] | I/O、双方向 | オプションの補完データストローブ信号として外部メモリー・インターフェイスで使用します。これらのピンは専用のDQS位相シフト回路に駆動します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DQ[#]_[#]_[#] | I/O、双方向 | オプションのデータ信号として外部メモリー・インターフェイスで使用します。指定DQバス内のDQビットの順序は重要ではありません。ただし、異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピンの割り当ての再評価が必要です。デバイスのピンアウトファイル内のすべての関連DQSカラムでDQピンを解析します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CQ[#]_[#]/CQn[#]_[#] | I/O、入力 | オプションのデータストローブ信号としてQDRII/II+/II+ Xtreme SRAMで使用します。これらはエコークロック用のピンです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| QK[#]_[#] | I/O、入力 | オプションのデータストローブ信号としてRLDRAM 3で使用します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| QKn[#]_[#] | I/O、入力 | オプションの補完データストローブ信号としてRLDRAM 3で使用します。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DM[#]_[#] | I/O、出力 | オプションの書き込みデータマスクです。書き込み中はDQにエッジアラインされます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RESET_N_0 | I/O、出力 | アクティブLowリセット信号です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| A_[#] | I/O、出力 | DDR3、DDR4、QDRII/I+/II+ Xtreme SRAM、およびRLDRAM3のアドレス入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| BA_[#] | I/O、出力 | DDR2、DDR3、およびRLDRAM 3のバンクアドレス入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CK_[#] | I/O、出力 | 外部メモリーデバイスの入力クロックです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CK_N_[#] | I/O、出力 | 外部メモリーデバイスの入力クロック、反転CKです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CKE_[#] | I/O、出力 | High信号はクロックをイネーブルし、Low信号はクロックをディスエーブルします。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CS_N_[#] | I/O、出力 | アクティブLowのチップセレクトです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| REF# | I/O、出力 | RLDRAM 3のオート・リフレッシュ・コントロール入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| ODT_[#] | I/O、出力 | 各ピンに終端抵抗を設定するためのオンダイ終端信号です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| WE_N_0 | I/O、出力 | DDR3 SDRAM、RLDRAM 3、およびサポートされているすべてのプロトコルの書き込みイネーブル入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CAS_N_0 | I/O、出力 | DDR3 SDRAMのカラム・アドレス・ストローブです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RAS_N_0 | I/O、出力 | DDR3 SDRAMのロウ・アドレス・ストローブです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RPS_N_0 | I/O、出力 | QDRII/II+/II+ Xtremeメモリーへの読み出し信号です。アクティブLowで、非アクティブ状態でリセットされます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| WPS_N_0 | I/O、出力 | QDRII/II+/II+ Xtremeメモリーへの書き込み信号です。アクティブLowで、非アクティブ状態でリセットされます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| ALERT_N_0 | I/O、入力 | 特定の警告またはイベントが発生したことをシステムのメモリー・コントローラーに通知する警告入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 インテル® Arria® 10 SXデバイスのEarly I/O Release機能を使用する場合は、このピンの位置がアクティブなHPS I/Oバンク内にあることを確認してください。詳細については、 インテル® Arria® 10 SoCデザイン・ガイドライン HPS EMIFデザインにおける考慮事項 の章を参照してください。 |
| PAR_0 | I/O、出力 | コマンドおよびアドレスパリティー出力: DDR4では、MR設定を使用したDRAMでの偶数パリティーチェックをサポートします。PARが、MR5のレジスターを介してイネーブルされると、DRAMによるパリティー計算が、ACT_n、RAS_n/A16、CAS_n/A15、WE_n/A14、BG0-BG1、BA0-BA1、A17-Aで行われます。出力パリティーは、クロックの立ち上がりエッジで維持し、同時に、CS_n Lowのコマンドおよびアドレスで維持する必要があります。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| ACT_N_0 | I/O、出力 | ACTIVATE コマンドを示すコマンド出力です。DDR4に適用されます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| BG_[#] | I/O、出力 | バンク・グループ・アドレス出力です。REFRESH、ACTIVATE、READ、WRITE、または PRECHARGE コマンドが適用されているバンクグループを定義します。DDR4に適用されます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| C_[#] | I/O、出力 | デバイスをスタックしたときに使用するスタックアドレス入力です。DDR4に適用されます。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RM_[1,0] | I/O、出力 | ランク乗算です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| PE_N_0 | I/O、入力 | アドレス・パリティー・エラーです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| AP_0 | I/O、出力 | アドレスパリティーです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| AINV_0 | I/O、出力 | アドレスバスのアドレス反転ステートです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| RW[A,B]_N_0 | I/O、出力 | 同期読み出し/書き込み入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| DOFF_N_0 | I/O、出力 | QDR II/ II + SDRAMのPLL (フェーズ・ロック・ループ) オフです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| LD[A,B]_N_0 | I/O、出力 | 同期ロード入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| REF_N_0 | I/O、出力 | RLDRAM 3のオート・リフレッシュ・コントロール入力です。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| CFG_N_0 | I/O、出力 | コンフィグレーション・ビットです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |
| LBK[#]_N_0 | I/O、出力 | ループバック・モードです。 | 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。 |