インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン

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ID 683814
日付 12/23/2020
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ドキュメント目次
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インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン
インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン x
インテル® Arria® 10 GXおよびGTのピン接続ガイドライン インテル® Arria® 10 SXのピン接続ガイドライン インテル® Arria® 10デバイスの電源共有ガイドライン インテル® Arria® 10 GX、GT、およびSXデバイスファミリーのピン接続ガイドライン 改訂履歴
インテル® Arria® 10 GXおよびGTのピン接続ガイドライン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン パーシャル・リコンフィグレーション・ピン 差動I/Oピン 外部メモリー・インターフェイス・ピンおよびハードメモリーPHYピン リファレンス・ピン 電圧センサーピン 供給ピン トランシーバー・ピン インテル® Arria® 10 GXおよびGTのピン接続ガイドラインの注意事項
インテル® Arria® 10 SXのピン接続ガイドライン x
HPS供給ピン HPS専用I/Oバンクピン HPSペリフェラル・ピン 共有3V I/Oバンクピン インテル® Arria® 10 SXのピン接続ガイドラインの注意事項
インテル® Arria® 10デバイスの電源共有ガイドライン x
例1: インテル® Arria® 10 GX 例2: インテル® Arria® 10 GX 例3: インテル® Arria® 10 GX 例4: インテル® Arria® 10 GT 例5: インテル® Arria® 10 GT 例6: インテル® Arria® 10 GT 例7: インテル® Arria® 10 GT 例8: インテル® Arria® 10 SX 例9: インテル® Arria® 10 SX 例10: インテル® Arria® 10 SX 例11: インテル® Arria® 10 GX (SmartVID機能使用) 電源共有ガイドラインについての注意事項
インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン

クロックおよびPLLピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。このルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていないその他の要因によって異なります。
表 1.  クロックおよびPLLピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン
CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]p I/O、クロック入力

専用高速クロック入力ピンです。データの入力または出力に使用できます。差動入力OCT RD、シングルエンド入力OCT RT、およびシングルエンド出力OCT RSは、これらのピンでサポートされています。

未使用のピンをGNDに接続するか、未接続のままにします。

ピンが接続されていない場合は、 インテル® Quartus® Primeのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけします。これらのピンは、ウィークプルアップ抵抗をイネーブルしてトライステート入力として予約するか、またはGNDを駆動する出力として予約します。

Early I/O Release機能を インテル® Arria® 10 SXデバイスで使用する場合は、HPS SDRAM IPへの入力クロックがアクティブなHPS I/Oバンク内に位置していることを確認します。詳細については、 インテル® Arria® 10 SoCデザイン・ガイドライン のHPS EMIFデザインにおける考慮事項 の章を参照してください。

CLK_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[0,1]n I/O、クロック入力

専用高速クロック入力ピンです。データの入力または出力に使用できます。差動入力OCT RD、シングルエンド入力OCT RT、およびシングルエンド出力OCT RSは、これらのピンでサポートされています。

未使用のピンをGNDに接続するか、未接続のままにします。

ピンが接続されていない場合は、 インテル® Quartus® Primeのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけします。これらのピンは、ウィークプルアップ抵抗をイネーブルしてトライステート入力として予約するか、またはGNDを駆動する出力として予約します。

Early I/O Release機能を インテル® Arria® 10 SXデバイスで使用する場合は、HPS SDRAM IPへの入力クロックがアクティブなHPS I/Oバンク内に位置していることを確認します。詳細については、 インテル® Arria® 10 SoCデザイン・ガイドライン のHPS EMIFデザインにおける考慮事項 の章を参照してください。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_FB[0,1] I/O、クロック 兼用I/Oピンです。シングルエンド入力、シングルエンド出力、または外部フィードバック入力ピンとして使用できます。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

未使用のピンをGNDに接続するか、未接続のままにします。

ピンが接続されていない場合は、 インテル® Quartus® Primeのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけします。これらのピンは、ウィークプルアップ抵抗をイネーブルしてトライステート入力として予約するか、またはGNDを駆動する出力として予約します。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1] , PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]p I/O、クロック I/Oピンです。2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用できます。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

未使用のピンをGNDに接続するか、未接続のままにします。

ピンが接続されていない場合は、 インテル® Quartus® Primeのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけします。これらのピンは、ウィークプルアップ抵抗をイネーブルしてトライステート入力として予約するか、またはGNDを駆動する出力として予約します。

PLL_[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_CLKOUT[0:1]n I/O、クロック I/Oピンです。2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用できます。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。

未使用のピンをGNDに接続するか、未接続のままにします。

ピンが接続されていない場合は、 インテル® Quartus® Primeのプログラム可能なオプションを使用して、これらのピンに内部バイアスをかけします。これらのピンは、ウィークプルアップ抵抗をイネーブルしてトライステート入力として予約するか、またはGNDを駆動する出力として予約します。

レベル 2 の表題