インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン

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ID 683814
日付 12/23/2020
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ドキュメント目次
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インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン
インテル® Arria® 10 GX、GT、およびSXデバイスファミリー・ピン接続ガイドライン x
インテル® Arria® 10 GXおよびGTのピン接続ガイドライン インテル® Arria® 10 SXのピン接続ガイドライン インテル® Arria® 10デバイスの電源共有ガイドライン インテル® Arria® 10 GX、GT、およびSXデバイスファミリーのピン接続ガイドライン 改訂履歴
インテル® Arria® 10 GXおよびGTのピン接続ガイドライン x
クロックおよびPLLピン 専用コンフィグレーション/JTAGピン オプション/兼用コンフィグレーション・ピン パーシャル・リコンフィグレーション・ピン 差動I/Oピン 外部メモリー・インターフェイス・ピンおよびハードメモリーPHYピン リファレンス・ピン 電圧センサーピン 供給ピン トランシーバー・ピン インテル® Arria® 10 GXおよびGTのピン接続ガイドラインの注意事項
インテル® Arria® 10 SXのピン接続ガイドライン x
HPS供給ピン HPS専用I/Oバンクピン HPSペリフェラル・ピン 共有3V I/Oバンクピン インテル® Arria® 10 SXのピン接続ガイドラインの注意事項
インテル® Arria® 10デバイスの電源共有ガイドライン x
例1: インテル® Arria® 10 GX 例2: インテル® Arria® 10 GX 例3: インテル® Arria® 10 GX 例4: インテル® Arria® 10 GT 例5: インテル® Arria® 10 GT 例6: インテル® Arria® 10 GT 例7: インテル® Arria® 10 GT 例8: インテル® Arria® 10 SX 例9: インテル® Arria® 10 SX 例10: インテル® Arria® 10 SX 例11: インテル® Arria® 10 GX (SmartVID機能使用) 電源共有ガイドラインについての注意事項
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差動I/Oピン

注: インテル® では、 インテル® Quartus® Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。 インテル® Quartus® Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。
表 5.  差動I/Oピン
ピン名 ピンの機能 ピンの説明 接続ガイドライン
LVDS[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[1:24]p 、 LVDS[2,3][A,B,C,D,E,F,G,H,I,J,K,L]_[1:24]n I/O、TX/RXチャネル これらは、カラムI/Oバンク上の真のLVDSレシーバーおよびトランスミッター・チャネルです。各I/Oペアは、LVDSレシーバーまたはLVDSトランスミッターとしてコンフィグレーションできます。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用されていない場合はユーザーI/Oピンとして使用可能です。 未使用ピンの接続は、 インテル® Quartus® Prime開発ソフトウェアで定義されているとおりに行います。
レベル 2 の表題