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1.2. CvPシステム
CvPシステムの一般的な構成は、FPGA、 PCIe* ホストとコンフィグレーション・デバイスです。
図 1. Intel Agilex® 7 FPGAのCvPブロック図
- FPGAでは、コンフィグレーション・デバイスへの接続に、Active Serial x4 (Fastモード) コンフィグレーション・スキームを使用します。
- 左側の PCIe* ハードIPブロックを1つだけサポートするデバイスの場合、左下の PCIe* ハードIPブロックがCvPアプリケーションに使用されます。
- 左側の PCIe* ハードIPブロックを2つ以上サポートするデバイスの場合、CvP アプリケーションによって左側の PCIe* ハードIPブロックの上部または下部のいずれかを使用できます。
- PCIe* ハードIPブロックは、CvPに使われていない場合、 PCIe* アプリケーションに使用できます。
注: PCIe* デザインにプロトコル経由コンフィグレーション (CvP) が含まれている場合、インテルでは、Micron* QSPIフラッシュを使用して、初期コンフィグレーション・ファームウェアのロードを高速化し、ホスト列挙の PCIe* ウェイクアップ時間を満たすことをお勧めします。これは、Micron QSPIフラッシュを使用した場合、ブートROMによる初期コンフィグレーション・ファームウェアの読み出しは、x4モードを使用して行われるためです。Micron以外のフラッシュの場合、ブートROMによるファームウェアの読み出しは、x1モードを使用して行われます。Micron以外のQSPIフラッシュをPCIeデザインに使用する必要がある場合、インテルでは、PERST# 信号をFPGA PORから最低200ms秒間Lowにアサートして、PERST# がデアサートされる前にPCIeエンドポイントがリンク・トレーニング・ステートになるようにすることをお勧めします。