Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

5.3.6. CvP Mode Controlレジスター

表 10.  CvP Mode Controlレジスター (バイトオフセット: 0xD20)
ビット 名前 リセット値 アクセス 説明
[31:3] — 0x0000 RO 予約済み
[2] — 0x0000 RW 予約済み 3
[1] PLD_DISABLE 1'b0 RW/RO PLDインターフェイスをイネーブル/ディスエーブルします。これにより、ホストドライバーでは、USER MODEのデアサート前にPLDインターフェイスを切り替え、USER MODEのアサート後にPLDインターフェイスを元に戻すことができます。これは、USER MODE切り替え中のグリッチや競合状態を防ぐのに役立ちます。
  • 1: アプリケーション・レイヤー・インターフェイスをディスエーブルします。
  • 0: アプリケーション・レイヤー・インターフェイスをイネーブルします。
この信号の値を変更するのは、10us用のHIPとの間に他のTLPが存在しなかった場合のみです。10us用HIPのTLPは、この値が変更された後は発行されません。CVP開始時に、CVP_MODEの設定をCVP_MODEの設定前に行ってください。CVP終了時に、CVP_MODEのクリアをCVP_MODEのクリア後に行ってください。これにより、CVP中にPLDスイッチングがないことが確実になります。このフィールドは、cvp_en=1の場合はRW、cvp_en=0の場合はROです。
[0] CVP_MODE 1'b0 RW PCI Express向けハードIPがCVP_MODEか通常モードかを制御します。
  • 1: CVP_MODEはアクティブです。アクティブなSDMおよびすべてのTLPへの信号は、コンフィグレーション・スペースに配線されます。このCVP_MODEは、CVP_EN = 0の場合はイネーブルできません。
  • 0: IPコアは通常モードにあり、TLPはFPGAファブリックに配線されます。
3 インテルでは、書き込み動作用の予約ビットを0にセットすることをお勧めします。読み出し動作の場合、 PCIe* IPコアでは常に0が出力として生成されます。
レベル 2 の表題