Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

6.1.5.3. CvPイメージのプログラミング

Active Serialコンフィグレーション・モードでは、ペリフェラル・イメージ (.periph.jic) をASコンフィグレーション・デバイスにプログラムしてから、コアイメージ (.core.rbf) のダウンロードを PCIe* リンクを使用して行ってください。Active Serial x4 (Fastモード) を使用して、.periph.jic をロードします。ロード先は、CvP初期化がイネーブルされているユーザー選択の Intel Agilex® 7デバイスです。

ペリフェラル・イメージのロード後、 Intel Agilex® 7 FPGAがトリガーされ、ASからリコンフィグレーションしてペリフェラル・イメージをロードします。リンクは、予想されるデータレートとリンク幅に達する必要があります。 PCIe* リンクステータスを確認するため、RWユーティリティーを使用します。次の手順に従ってCvP機能のプログラムおよびテストを行います。

  1. Intel Agilex® 7 FPGA PCIe* カードをDUT PCのPCI Expressスロットに差し込み、電源を入れます。
  2. インテル® Quartus® PrimeでToolsメニューを開き、Programmerを選択します。
  3. Auto Detectをクリックし、 インテル® FPGA ダウンロード・ケーブルによって Intel Agilex® 7 FPGAが認識されていることを確認します。
  4. 次の手順に従って、ペリフェラル・イメージをプログラムします。
    1. Intel Agilex® 7デバイスを選択してから、File列のNoneを右クリックしてChange Fileを選択します。
    2. .periph.jic ファイルに移動し、Openをクリックします。
    3. Program/Configure列でそれぞれのデバイスを選択します。
    4. Startをクリックして、ペリフェラル・イメージをフラッシュにプログラムします。
  5. .periic.jic がプログラムされたら、FPGAの電源を入れ直して、新しいペリフェラル・イメージをオンボードフラッシュからFPGAにロードできるようにします。DUT PCによる新しいイメージリンクの再列挙を強制するには、DUT PCおよび Intel Agilex® 7 FPGA PCIe* カードの電源を入れ直します。
  6. RWユーティリティーまたは他のシステム・ソフトウェア・ドライバーを使用して、リンクステータスを確認します。予想リンク速度と幅も確認できます。
  7. PCIeリンク経由でコアイメージをプログラムするには、次の手順に従います。
    1. .core.rbf ファイルを /lib/firmware にコピーします。
    2. /lib/firmware ディレクトリーで次のコマンドを実行し、FPGAマネージャーを使用してコアイメージをコンフィグレーションします。
      • su を実行して、ルートアクセスを取得します。
      • 次を実行します。
        echo <filename>.core.rbf > /sys/kernel/debug/fpga_manager/fpga0/firmware_name
  8. コアイメージが Intel Agilex® 7 FPGA PCIe* カードで実行されていることが確認できます。または、dmesg を使用してカーネルメッセージを出力し、CvPが正常に完了したことを確認します。
レベル 2 の表題