5.3.4. User Configurable Device/Board IDレジスター

Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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日付 7/07/2023

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ドキュメント目次

ドキュメント目次 x

1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

1. 概要 x

1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード

1.3. CvPモード x

1.3.1. CvPの制限事項

1.3.1. CvPの制限事項 x

1.3.1.1. CvPエラーの回復

2. CvPの説明 x

2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明

2.2. CvPモード x

2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード

3. CvPトポロジー x

3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント

4. デザインの考慮事項 x

4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン

4.1. オープンシステム用CvPのデザイン x

4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件

4.1.2. PCIeウェイクアップ時間要件 x

4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード

5. CvPドライバーおよびレジスター x

5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター

5.3. CvP用VSECレジスター x

5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター

6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x

6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装

6.1. CvP Initializationモードの実装 x

6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ

6.1.5. ハードウェアの立ち上げ x

6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング

6.2. CvP Updateモードの実装 x

6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング

6.2.3. ベースリビジョンのセットアップ x

6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート

1. 概要

1.1. CvPを使用する利点

1.2. CvPシステム

1.3. CvPモード

1.3.1. CvPの制限事項

1.3.1.1. CvPエラーの回復

2. CvPの説明

2.1. コンフィグレーション・イメージ

2.2. CvPモード

2.2.1. CvP Initializationモード

2.2.2. CvP Updateモード

2.3. 圧縮機能

2.4. ピンの説明

3. CvPトポロジー

3.1. シングル・エンドポイント

3.2. マルチ・エンドポイント

4. デザインの考慮事項

4.1. オープンシステム用CvPのデザイン

4.1.1. FPGA電源ランプ時間要件

4.1.2. PCIeウェイクアップ時間要件

4.1.2.1. CvP Initializationモードの場合

4.1.2.2. CvP Updateモード

4.2. クローズドシステム用CvPのデザイン

5. CvPドライバーおよびレジスター

5.1. CvPドライバーのサポート

5.2. CvPドライバーフロー

5.3. CvP用VSECレジスター

5.3.1. Vendor Specific Capability Headerレジスター

5.3.2. Vendor Specific Headerレジスター

5.3.3. Intel Markerレジスター

5.3.4. User Configurable Device/Board IDレジスター

5.3.5. CvP Statusレジスター

5.3.6. CvP Mode Controlレジスター

5.3.7. CvP Dataレジスター

5.3.8. CvP Programming Controlレジスター

5.3.9. CvP Creditレジスター

6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について

6.1. CvP Initializationモードの実装

6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成

6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ

6.1.3. デザインのコンパイル

6.1.4. SOFファイルの変換

6.1.5. ハードウェアの立ち上げ

6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール

6.1.5.2. 正しいMSELスイッチステートのセットアップ

6.1.5.3. CvPイメージのプログラミング

6.2. CvP Updateモードの実装

6.2.1. PCIe Hard IPのインスタンス化

6.2.2. CvPパラメーターのセットアップ

6.2.3. ベースリビジョンのセットアップ

6.2.3.1. 予約済みコア・パーティションの作成

6.2.3.2. Logic Lock領域の定義

6.2.3.3. ルート・パーティションのコンパイルとエクスポート

6.2.4. 更新リビジョンのセットアップおよびコンパイル

6.2.5. SOFファイルの変換

6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング

7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ

8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

インテルのみ表示可能 — GUID: tkb1576109723938

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