Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

6.2.4. 更新リビジョンのセットアップおよびコンパイル

新しいリビジョンを作成し、それをベースデザインの更新リビジョンとして機能させます。新しいリビジョンでは、新しいコアロジックを使用し、ベースリビジョンからエクスポートされたルート・パーティションを再利用します。

次の手順を実行して、更新リビジョンの作成およびコンパイルを行います。

  1. Projectメニューで、Revisionsをクリックします。Revisionsウィンドウが表示されます。
  2. 新しいリビジョンを作成するには、<<new revision>> をダブルクリックします。Create Revisionウィンドウが表示されます。
  3. Revision name:フィールドで、リビジョン名を指定します。
  4. Based on revision:フィールドで、ベースデザインを選択します。
  5. This project uses a Partition Database (.qdb) file for the root partitionボックスをイネーブルします。Root Partition Database file:で、ベースデザインから生成された root_partition.qdb を選択します。
    注: この設定は、Design Partitionsウィンドウにもあります。
  6. Revision type:フィールドでは、オプションを空白のままにします。ツールによって、Based on revision:フィールドからタイプがコピーされます。
  7. OKをクリックします。インテルQuartus Prime開発ソフトウェアでは、以前のベースデザインを終了し、新しいデザインリビジョンをロードします。新しいデザインリビジョンが自動的に開きます。現在のリビジョンは、インテルQuartus Prime開発ソフトウェアの一番上のツールバーメニューで確認できます。
  8. Design Partitionsウィンドウで、root_partition.qdb ファイルをPost Final Export File列から削除します。
  9. 新しいインスタンスまたはモジュールを作成して、パーティションを置き換えるか、更新します。
    例えば、<logic_name1> ロジックを、予約済みのコア・パーティション内で使用し、<logic_name1> ロジックをエンティティー再バインドを使用して <logic_name2> に変更すると、<logic_name1> インスタンスが <logic_name2> インスタンスに置き換えられます。
  10. Design Partitionsウィンドウで、エンティティーの再バインド割り当てを使用して、予約済みのコア・パーティションに関連付けられているロジックを変更します。エンティティーの再バインド割り当てを使用する場合は、Entity Re-binding列を選択します。
  11. インテルQuartus Prime開発ソフトウェアで、Assignments > Settings > Filesをクリックし、<logic_name2>.v ファイルを追加します。<logic_name2>.v ファイルを追加したら、<logic_name1>.v ファイルを削除します。
  12. .qsf ファイルで次の行を確認します。 
    set_instance_assignment -name ENTITY_REBINDING <logic_name2> \
-to led_inst -entity top
  13. Processing > Start Compilationをクリックして、デザインのコンパイルを実行します。
レベル 2 の表題