Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

4.1.2.1. CvP Initializationモードの場合

CvP Initializationモードの PCIe* Hard IPに対して120msのウェイクアップ時間要件を満たすためには、ペリフェラル・イメージを使用する必要があります。これは、ペリフェラル・イメージのコンフィグレーション時間が、FPGAコンフィグレーション時間全体よりも大幅に短いためです。ペリフェラル・イメージのコンフィグレーションには、Active Serial x4 (Fastモード) コンフィグレーション・スキームを使用してください。

コンフィグレーションを正常に行うには、PORで監視するすべての電源が、10msのランプアップ時間内に動作範囲まで単調に上昇する必要があります。PERST# 信号により、FPGA電源が指定された電圧許容範囲内にあり、REFCLK が安定していることが示されます 1。エンベデッド・ハード・リセット・コントローラーのトリガーが起こるのは、内部ステータス信号によってペリフェラル・イメージがロードされたことが示された後です。このリセットでは、PERST# のトリガーオフはされません。CvP Initializationモードの場合、 PCIe* リンクでは、FPGAコアイメージのコンフィグレーションおよび後続の PCIe* アプリケーションをユーザーモードでサポートします。

注: PCIe* 3.0/ PCIe* 4.0対応エンドポイントの場合、インテルでは、コア・ビットストリーム (core.rbf) をロードした後、リンク・トレーニングが行われて、予想した PCIe* 3.0/ PCIe* 4.0レートになったことを確認することをお勧めします。リンクが PCIe* 3.0/ PCIe* 4.0で動作していない場合、ソフトウェアからエンドポイントにトリガーして再トレーニングすることができます。
図 6. CvP Initializationモードでの PCIe* タイミングシーケンス
表 3.  CvP Initializationモードでの電源投入シーケンスのタイミング
タイミングシーケンス タイミング範囲 (ms) 説明
a 1.1 ～ 6.9 FPGA POR遅延 + nstatusがHighになるまでのブートアップ・シーケンス (AS Fastモード)
b 80 ～ 100 FPGAの電源投入からCvP Initializationモードでのペリフェラル・コンフィグレーション終了までの最大時間 (トランシーバーのキャリブレーション前)
c 0 ～ 20 PERST# のデアサート前の最短キャリブレーション時間です。

Intel Agilex® 7 Pタイルデバイスでは、PERST# のデアサート前にトランシーバー・キャリブレーションを実行する必要はありません。

d 60 最小トランシーバー・キャリブレーション・ウィンドウ
e 100 ホストからの最小アクティブ PERST# 信号
f 120 FPGAの電源投入からCvP Initializationモードでのペリフェラル・コンフィグレーション終了までの最大時間 (トランシーバーのキャリブレーションを含む)
g 100 PCIe* デバイスが PERST# のデアサート後にL0に入らなければいけない最大時間
注: 100msのタイミング範囲は、PCIe 1.0/ PCIe* 2.0のみに適用されます。 PCIe* 3.0では100msのタイミング要件を満たす必要はありません。
h 10 FPGA内のすべてのPOR監視電源装置がそれぞれの動作範囲に到達するための最大ランプアップ時間要件
i 70 ～ 90 nSTATUS から CONF_DONE までのペリフェラル・イメージのロード時間
注:

ペリフェラルのコンフィグレーションの時間は、コンフィグレーション・システムのセットアップや設定によって異なる場合があります。

CvP Initializationモードでの電源投入シーケンスのタイミング検証には、次の条件が使われています。
  • VID動作モードをPMBus Masterモードに設定
  • Intersil ISL68137レギュレーターを使用してPMBusを調整
  • コンフィグレーション・クロック・ソースを125MHzで OSC_CLK_1 に設定
  • 高度なセキュリティー機能はイネーブルしない
  • ASx4コンフィグレーション・モードの場合、AS_CLK を166MHzに設定し、2Gbの密度範囲のQSPIフラッシュメモリーを備えたMicronデバイスを使用
1 REFCLK は、電源供給が安定した後は安定して80msでなければなりません。これは、145msのリンク・トレーニング完了時間を達成するためです。
レベル 2 の表題