インテルのみ表示可能 — GUID: okz1574431669766
Ixiasoft
1.3.1. CvPの制限事項
Intel Agilex® 7デバイスのCvP実装には、現在のバージョンの インテル® Quartus® Prime開発ソフトウェアで次の制限事項および制約事項があります。
- デバイスがユーザーモードに入る前に、MemWRトランザクションはCvPデータとして扱われます。ConfigWRトランザクションもサポートされています。
- CVP_CREDIT ビットのポーリングをCvPクレジットレジスターから行う場合、次の4 KBのファブリック・コンフィグレーション・データのCvPデータレジスターへの書き込みは、追加のクレジットを受信してから50ms秒以内に行ってください。データの送信に失敗すると、コンフィグレーション・エラーが発生します。
- CvP応答時間は可変であり、さまざまな条件によって異なります。標準的な遅延時間は5秒ですが、1分まで待つのが安全です。したがって、ドライバーによって、クレジットレジスターのステータスをポーリングして、ドライバーのタイムアウトを決定する必要があります。
- CvP InitializationモードおよびCvP Upddateモードでは、FPGAファブリックがプログラムされていない場合、FPGAファブリックを使用する PCIe* 機能にアクセスできません。
- 更新イメージの生成をCvP Updateモードで行うには、ベースイメージの生成に使用するのと同じバージョンの インテル® Quartus® Prime開発ソフトウェアを使用してください。
- .sof ファイルを使用してJTAGインターフェイスでFPGAをコンフィグレーションする場合、アップデート・ビットストリームの生成に使用した インテル® Quartus® Primeのバージョンは、FPGAをプログラムするための インテル® Quartus® Primeプログラマーのバージョンと同じである必要があります。
- ハード・プロセッサー・システム (HPS) を含む Intel Agilex® 7デザインの場合、FPGAコアイメージの更新を実行するとHPSもリコンフィグレーションされることに注意するのが重要です。更新されたビットストリームには、FPGAコアデータとHPSで使用される第1ステージ・ブートローダー (FSBL) の両方が含まれています。