Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

6.2.3.2. Logic Lock領域の定義

コアリソースの予約を予約済みコア・パーティションの更新リビジョンで行うには、固定サイズと位置、コアのみ、予約済みLogic Lock領域を定義してください。更新リビジョンでは、この領域を使用してコア開発を行います。この領域に含めることができるのは、コアロジックのみです。予約済みの配置領域のサイズが十分に大きく、更新リビジョンのすべてのコアロジックが含まれていることを確認してください。

次の手順を実行して、コアのベースリビジョンのLogic Lock領域を定義します。

  1. Project Navigatorウィンドウで、デザイン・インスタンスを右クリックし、Logic Lock Region > Create New Logic Lock Regionをクリックします。新しい領域がLogic Lock Regionsウィンドウに表示されます。また、デザイン・インスタンスを右クリックし、Locate Node > Locate in Chip Plannerをクリックして、領域を確認することもできます。
    図 17. Project NavigatorでのLogic Lock Regionの作成
  2. Assignments > Logic Lock Regions Windowをクリックして、Logic Lock Regionsウィンドウを表示します。
    1. Width、Height、配置領域の座標をOrigin列で指定します。
    2. ReservedオプションとCore-Onlyオプションをイネーブルします。
    3. Fixed/LockedをSize/State列で選択します。
    4. Routing Regionセルをダブルクリックします。Logic Lock Routing Region Settingsダイアログボックスが表示されます。
    図 18. Logic Lock Regionウィンドウ
  3. Routing Typeで、Fixed with ExpansionをExpansion Length 1で指定します。
  4. OKをクリックします。
  5. File > Save Projectをクリックします。

    この設定は、.qsf ファイル内の次の割り当てに対応します。 

    set_instance_assignment -name PLACE_REGION "X1 Y1 X20 Y20" -to <partition hierarchical path>
set_instance_assignment -name RESERVE_PLACE_REGION ON -to <partition hierarchical path>
set_instance_assignment -name CORE_ONLY_PLACE_REGION ON -to <partition hierarchical path>
set_instance_assignment -name REGION_NAME led_inst_0 -to <partition hierarchical path>
set_instance_assignment -name ROUTE_REGION "X0 Y0 X21 Y21" -to <partition hierarchical path>
set_instance_assignment -name RESERVE_ROUTE_REGION OFF -to <partition hierarchical path>
レベル 2 の表題