Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 7/07/2023
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用インテルFPGA Pタイル Avalon® Streamingインターフェイスの合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPアップストリーム・ドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIe* リンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. Intel Agilex® 7デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. Intel Agilex® 7デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

2.4. ピンの説明

次の表は、CvPピンの説明と接続ガイドラインの一覧です。
表 2.  CvPピンの説明と接続ガイドライン
ピン名 ピンの種類 ピンの説明 ピンの接続 SDM_IOピン
CVP_CONFDONE 出力 CVP_CONFDONE ピンでは、デバイスによる完全なビットストリームの受信が、プロトコル経由コンフィグレーション (CvP) コア・イメージ・コンフィグレーション中に行われたことを示します。

この目的で使用する場合は、インテルQuartus Prime開発ソフトウェアを使用してこのピンをイネーブルします。

 この出力ピンは、CvP動作を監視する外部ロジックデバイスに接続します。VCCIO_SDM電源は、受信側の入力電圧仕様を満たす必要があります。

SDM_IO0

SDM_IO10

SDM_IO11

SDM_IO12

SDM_IO13

SDM_IO14

SDM_IO16
INIT_DONE 出力 INIT_DONE ピンでは、コンフィグレーションの完了時にデバイスがユーザーモードに入ったことを示します。INIT_DONE を使用してユーザーモード・エントリーを示すには、このピンを インテル® Quartus® Prime開発ソフトウェアでイネーブルしてください。

INIT_DONE 機能がイネーブルされている場合、このピンは、コンフィグレーションが完了し、デバイスがユーザーモードになるとHighに駆動します。

インテルでは、SDM_IO0またはSDM_IO16が使用可能な場合は、それを使用して INIT_DONE 機能を実装することをお勧めします。その内部ウィークプルダウンにより、電源投入時に INIT_DONE の正しい機能を実現できます。

SDM_IO0およびSDM_IO16が使用できない場合、INIT_DONE 機能を実装するために、未使用のSDM_IOピンを使用することもできます。ただし、INIT_DONE 信号に4.7kΩ外部プルダウン抵抗が提供されていることが条件です。

SDM_IO0

SDM_IO10

SDM_IO11

SDM_IO12

SDM_IO13

SDM_IO14

SDM_IO16
CONF_DONE 出力 CONF_DONE ピンでは、すべてのコンフィグレーション・データが受信されたことを示します。

インテルでは、デフォルトでSDM_IO16ピンを使用して CONF_DONE 機能を実装することをお勧めします。SDM_IO16が使用できない場合は、CONF_DONE 機能を実装するために、未使用のSDM_IOピンを使用することもできます。SDM_IO0とSDM_IO16以外のSDM_IOピンは、CONF_DONE 信号用の4.7kΩ外部プルダウン抵抗に接続するには、他のSDM_IOピンが必要です。 Avalon® ストリーミング・インターフェイス (AVST) インターフェイスを使用したコンフィグレーションを行う場合は、CONF_DONE ピンを外部コンフィグレーション・コントローラーに接続します。

Active Serial (AS) x4コンフィグレーション・スキームを使用している場合は、外部コンポーネントを使用してこの信号を監視するオプションがあります。

SDM_IO0

SDM_IO10

SDM_IO11

SDM_IO12

SDM_IO13

SDM_IO14

SDM_IO16

I_PIN_PERST_N_U[10、20]_P

入力 PCIe* プラットフォーム・リセット・ピン

PCIe* アダプターカード実装の場合、PCIe nPERST 信号をPCIeエッジコネクターから各Pタイル・トランシーバー・バンク I_PIN_PERST_N 入力に接続します。

レベル・トランスレーターを使用して、PCIeコネクターからの3.3Vオープンドレイン nPERST 信号を、ボード上で使用している各Pタイル・トランシーバーの1.8V I_PIN_PERST_N 入力にファンアウトして変更します。

1.8Vプルアップ抵抗を I_PIN_PERST_N 入力に提供します。PCIeコネクターからの nPERST 信号はオープンドレイン信号であるためです。アダプターカード上の3.3V PCIe nPERST 信号をプルアップしてください。

PCIe以外のシステムの場合は、システムのマスターリセット信号を I_PIN_PERST_N 入力ピンに接続します。マスターリセットが1.8V以外の場合は、1.8V I_PIN_PERST_N 入力要件を満たすレベルシフターを使用します。I_PIN_PRST_N 入力を駆動するオープンドレインのマスターリセットには、1.8Vプルアップ抵抗を提供します。I_PIN_PRST_N へのリセットをリリースする前に、デバイスおよびPCIeクロックへのすべての電源が安定していることを確認します。

この入力ピンには、内部プルアップ抵抗はありません。電圧トランスレーターにアクティブなドライバーが準備されていない場合は、5kΩから10kΩの外部プルアップ抵抗を追加する必要があります。タイルが使用されていない場合は、GNDに接続します。

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