Data Rate

リンク・データレートは、Gbpsで指定されます。

Simulation Length

シミュレーション長は、指定されたデータレートで実行されるビット数で指定されます。シミュレーション長は、少なくとも4096ビットである必要があります。インテルは、最適な計算効率を得るために、長さを2のべき乗にすることをお勧めします。シミュレーション長は、Statisticalモードでは適用されません。

Target BER

ターゲットBER (ビット・エラー・レート) を使用して、低BER条件でのジッターとノイズを計算します。シミュレーション長がターゲットBERの逆数より大きい場合、リンク・パフォーマンスは直接評価および計算されます。シミュレーション長が指定されたターゲットBERの逆数よりも短い場合、Advanced Link Analyzerは特定のメソドロジーとアルゴリズムを使用してリンク・パフォーマンスを計算します。低BERでのジッターとノイズのメソドロジーは、HST Jitter and BER Estimator Tool User Guide for Stratix® IV GT and GX Devicesに記載されています。

Test Pattern

シミュレーションで使用するテストパターンを指定できます。次のテストパターンが使用可能です。

• PRBS-7、PRBS-9、PRBS-11、PRBS-15、PRBS-23、PRBS-31、および QPRBS13-CEI
  • PRBSテストパターンは、Advanced Link Analyzerのビルトインのパターン・ジェネレーターを使用して生成されます。
  • PRBSパターン全体がシミュレーション長よりも短い場合、PRBSパターンは反転および繰り返されます。反転は、生成されたPRBSテストパターンのDCバランスを達成するために適用されます。
  • PRBSパターンがシミュレーション長よりも長い場合、PRBSパターンの部分的なテストパターンが使用されます。PRBSテストパターン生成のデフォルトの初期条件は、有効なPRBSパターンのすべてのシフトレジスターでロジック1を使用することです。
  • 最も一般的に使用されるPRBSテストパターンは、Test Patternメニューに一覧表示されます。その他のPRBSテストパターンは、Pattern Designerで選択またはコンフィグレーションできます。

• Pattern Designer - 独自のカスタム・テスト・パターンを指定できます。次の図は、Pattern Designerのユーザー・インターフェイスを示しています。

  図 6.  Advanced Link Analyzer Pattern Designer

  

  Pattern Designerには、次のテストパターン生成メソッドが含まれています。

  • PRBS - 一般的なPRBSテストパターンの広範なリストを提供します。カスタムPRBS多項式とシードを指定することもできます。内部リニア・フィードバック・シフト・レジスター (LFSR) エンジンは、この情報を使用して目的のテストパターンを生成します。その他のオプションには、シミュレーション長が生成されたテストパターンよりも長いまたは短い場合に、テストパターンを繰り返す方法、もしくは抽出する方法の選択が含まれます。部分的なテストパターンを選択するには、次の2つのオプションがあります。
    • Use First Part of Generated PRBS Sequence
    • Include Longest Run-Length Bit Sequence - 最長ランレングス・テスト・パターンは、テスト・ビット・シーケンスの終了部分にあります。
  • Consecutive Bit Patterns - 繰り返しパターンでテストパターンを定義します。
  • Clock - クロックに似たパターンを生成します。
  • All 1's - 通常は、コーダーまたはスクランブラーにフィードされるすべて1のテストパターンを生成します。
  • All 0's - 通常は、コーダーまたはスクランブラーにフィードされるすべてゼロのテストパターンを生成します。
  • Encoder and Scrambler - Advanced Link Analyzerは、次のエンコーダーとスクランブラーである8B/10B、64B/66B、64B/67B、および128B/130Bをサポートします。

• Custom - オープンファイル・ダイアログ・ボタンをクリックして、カスタム・テスト・パターン・ファイルを選択します。
  図 7. カスタム・テスト・パターンのファイル・ブラウザー・ボタン

  

  カスタム・パターン・ファイルの形式は、次のとおりです。

  • Hexadecimal - 16進数文字列は、0x で始まります。例えば、PRBS-7テストパターンは、0x8cd501fbe7ae1ba62b05e3b64a4272d0で指定できます。カスタムファイル名には .hex 拡張子が必要です。
  • Binary - バイナリー文字列の形式は、「001000111…」などです。入力バイナリー文字列ファイルでは、空白文字と改行/改行を使用できます。カスタムファイル名には .bin 拡張子が必要です。
  注: カスタム・テスト・パターンの最大テキスト長は、262,142文字です (16進テキスト形式で約1Mビット、バイナリーテキスト形式で約246Kビット)。インテルは、特に長いカスタム・テスト・パターンの場合、テストパターン文字列 (16進数またはバイナリー) を、スペースを入れずに1行で指定することをお勧めします。カスタム・テスト・パターンが複数行のテキストで入力された場合、テキストパーサーでは、各テキスト行の改行または行末制御文字が、項目またはエントリーとしてカウントされます。

Modulation Scheme

Advanced Link Analyzerは、NRZおよびPAM4変調方式をサポートします。デバイスがサポートしている場合にのみ、PAM4を選択してください。

Forward Error Correction (FEC)

FECは、コーディング・スキームです。ビットエラーを回復するのに役立つ追加のコードワードがレシーバーによって使用され、データパターンをエンコードします。インテルArria 10、インテルStratix 10、およびインテルAgilexデバイスは、FECスキームをサポートしています。Advanced Link Analyzerは、FireCode、Reed-Solomon RS (528、514)、RS (544、514)、RS (272、258)、およびJESD204 FECモデルがサポートされています。FECがイネーブルになっている場合、Advanced Link Analyzerは追加のFEC関連の結果を生成します。デフォルトのFEC設定はOffです。

Reference Clock

トランスミッターに供給されるリファレンス・クロックを指定できます。サポートされているクロック周波数はMHzで表示されます。デフォルトでは、リファレンス・クロックはノイズやジッターがなく理想的であると想定されています。Reference Clock Optionをクリックして、リファレンス・クロックの特性をコンフィグレーションおよび指定できます。

リファレンス・クロックは、フェーズ・ロック・ループ (PLL) モジュールをイネーブルするかどうかに関係なく、トランスミッターに供給することができます。トランスミッターPLLがディスエーブルになっている、もしくは存在しない場合は、リファレンス・クロックのノイズとジッターはシリアル出力信号に直接影響します。

整数PLLを使用すると、Advanced Link Analyzerは、データレートとリファレンス・クロック周波数の間の整数分周比をサポートします。比率が整数でない場合、リファレンス・クロック周波数は最も近い整数分周周波数に切り上げられます。シミュレーションで使用される実際のリファレンス・クロック周波数は、プルダウンメニューの横のメッセージボックスに表示されます。フラクショナルN PLLでは、フラクショナル分周比が許可されます。

インテル® Arria® 10 GX/SX/GT、 Stratix® V GT、 Stratix® V GX、および Arria® V GZデバイスなどの特定のトランスミッター・デバイスを使用したシミュレーションでは、サポートされるデータレートとリファレンス・クロックの分周比が制限されます。データレート、PLL分周比、およびリファレンス・クロック周波数の特定の組み合わせが見つからない場合は、シミュレーションで使用されるリファレンス・クロックをさらに調整できます。

一覧表示されているリファレンス・クロック周波数は、ほとんどのシリアル・リンク・プロトコルで一般的に使用されています。リストから正確なリファレンス・クロック周波数が見つからない場合は、次の手順でリファレンス・クロック周波数を追加できます。

1. Advanced Link Analyzerを閉じます。
2. Advanced Link Analyzerのインストール・ディレクトリーに移動します。通常、Advanced Link Analyzerは C:\intelFPGApro\<version number>\adv_link_analyzer\ にインストールされます。
3. Database フォルダーのもとで、RefCLK_List.jnetxdata を見つけます。
4. RefCLK_List.jnetxdata をローカル・ディレクトリー (通常は C:\Users\<Your User or Account Name>\AdvancedLinkAnalyzer\<current version>\Database\) にコピーします。
5. 必要なリファレンス・クロック周波数を追加して、ファイルを編集します。
6. 変更を保存して、エディターを終了します。
7. Advanced Link Analyzerを再起動します。

Reference Clockオプション

リファレンス・クロック・オプションのユーザー・インターフェイスを使用すると、シミュレーションで使用されるリファレンス・クロックの特性をコンフィグレーションできます。リファレンス・クロックは、次の方法で指定できます。

• Ideal Reference Clock - この設定で、リファレンス・クロックがノイズやジッターのない理想的なものになります。
  図 8. Ideal Reference Clock設定

  

• Option 1: Reference Clock Jitter
  図 9. リファレンス・クロックOption1: Reference Clock Jitter

  

Option 1では、次のオプションを使用してリファレンス・クロックをコンフィグレーションします。

• Random Jitter - 周波数範囲を指定します (ps単位)。
  注: インテルは、位相ノイズの最大周波数の範囲 (f_MAX) をリファレンス・クロック周波数に設定することをお勧めします。f_MAXがリファレンス・クロック周波数よりも低い場合、Advanced Link Analyzerは線形外挿を使用してf_MAXでの位相ノイズを計算します。ただし、これは不正確な結果につながる可能性があります。
• Periodic Jitter Type - 形状プロファイル、周波数 (Hz単位)、および振幅 (ps単位) を指定します。形状プロファイルは、次のとおりです。
  • Triangle
  • Hershey。プログラム可能なHershey形状パラメーターを備えています。
  • Sharkfin。プログラム可能なSharkfin形状パラメーターを備えています。
  • Sinusoidal
• Spurs - 個々の周波数 (Hz単位) と振幅 (dBc単位) でクロック・スペクトル・スプリアスを指定します。例えば、リファレンス・クロックに3つのスプリアス (100 kHzで–110 dBc、1 MHzで–90 dBc、10 MHzで–80 dBc) がある場合、次のテキストをSpursテキストボックスに入力できます。

  100e3 -110
  1e6 -90
  10e6 -80

• Spur Phase Offset

  Spur Phase Offsetプルダウンメニューを使用して、スプリアスノイズの初期位相を設定します。オプションは、次のとおりです。

  • Auto - Advanced Link Analyzerは、デフォルトの初期スプリアスノイズ位相を自動的に選択します。デフォルトの初期スプリアス位相は、0ラジアンです。
  • Random - Advanced Link Analyzerは、初期スプリアスノイズ位相をランダムに設定します。
  • Zero - Advanced Link Analyzerは、初期スプリアスノイズ位相を0ラジアンに設定します。
  • Specified - 振幅値の後に位相値を追加することにより、初期スプリアス位相を個別に手動で指定できます。次の例では、初期スプリアスノイズ位相が1.0、2.0、および3.0ラジアンであることを示しています。

    100e3 -110 1.0
    1e6 -90 2.0
    10e6 -80 3.0

• Option 2: Phase Noise
  図 10. リファレンス・クロックOption 2: Phase Noise
  

Option 2は、次のオプションを使用してリファレンス・クロックをコンフィグレーションします。

• Phase Noise - 位相ノイズ・プロファイルを使用して、リファレンス・クロック・ジッターを指定します。リファレンス・クロックの位相ノイズは、周波数と振幅で記述されたノイズ・パワー・スペクトルで指定されます。上の図では、測定されたリファレンス・クロック位相ノイズのデータセットを使用した位相ノイズ・プロファイルを示しています。
  注: インテルは、位相ノイズの最大周波数の範囲 (f_MAX) をリファレンス・クロック周波数に設定することをお勧めします。f_MAXがリファレンス・クロック周波数よりも低い場合、Advanced Link Analyzerは線形外挿を使用してf_MAXでの位相ノイズを計算します。ただし、これは不正確な結果につながる可能性があります。
• Spurs - 個々の周波数 (Hz単位) と振幅 (dBc単位) でクロック・スペクトル・スプリアスを指定します。例えば、リファレンス・クロックに3つのスプリアス (100 kHzで–80 dBc、1 MHzで–90 dBc、10 MHzで–96 dBc) がある場合、テキストボックスに次のテキストを入力できます。

  100e3 -80
  1e6 -90
  10e6 -96

• Spur Phase Offset - Option 1 Reference Clock Jitterと同じです。
• Periodic Jitter Type - Option 1 Reference Clock Jitterと同じです。
• Plot / Update Plot - プロット領域に入力位相ノイズとスプリアスをプロットし、リファレンス・クロックの特性を確認できます。

リンク最適化手法

Advanced Link Analyzerでは、ユーザー指定によるリンク・コンフィグレーションを使用して、最適なトランスミッターとレシーバーのイコライゼーション設定を見つけることができます。

Advanced Link Analyzerには、最適なリンク設定を見つけるための4つのリンク最適化手法があります。これには、特定のリンク・コンフィグレーションでのトランスミッターのプリエンファシスやレシーバーのCTLEおよびDFEなどがあります。

• FIR=>CTLE=>DFE - (デフォルト) リンク・パフォーマンスを最適化します。これは、最適なトランスミッター設定、レシーバー・イコライゼーション設定、またはその両方を検出することで行います。この方法では、プリエンファシス、ディエンファシス、またはFIRベースなどのトランスミッターのイコライゼーションが、レシーバー・イコライゼーション・スキームよりも優先されます。ただし、最適化アルゴリズムは、最適なレシーバーのイコライゼーションを検出して使用することもできます。実際には、これは通常、チャネル補正の「重労働」のほとんどがトランシーバーのイコライゼーションによって実行されることを意味します。
• FIR=>CTLE+DFE - FIR=>CTLE=>DFE方式を拡張します。これは、RX最適化の実行時にRX DFE (Decision Feedback Equalizer) をイネーブルすることで行われます。この方法では、(チャネル特性に応じて) CTLEからのチャネル補正を削減することにより、DFE機能を活用します。
• CTLE=>FIR=>DFE - トランスミッターのイコライゼーションよりも、レシーバーのCTLE機能を優先します。チャネル補正のほとんどはレシーバーのCTLEによって実行されますが、TXイコライゼーションは必要に応じて追加の補正を提供します。RX DFEは最終段階で適応されます。この方法は、非IBIS-AMIデバイスでサポートされます。インテルのトランスミッターの場合、初期のTX FIRコンフィグレーションを手動で設定できます。そのため、初期条件が適切な場合、リンク最適化によりシミュレーション時間が短縮され、より優れたソリューションが得られます。
• CTLE=>FIR+DFE - CTLE= FIR=>DFE方式を拡張します。これは、TXプリエンファシス/FIRとRX DFEを結合して最適化することで行われます。この方法により、TX FIRとRX DFEの間で同時最適化が可能になります。インテルのトランスミッターの場合、初期のTX FIRコンフィグレーションを手動で設定できます。そのため、初期条件が適切な場合、リンク最適化により、さらに優れたソリューションがより迅速に得られます。
• CTLE=>FIR=>CTLE=>DFE - CTLE=>FIR=>DFE方式を拡張します。これは、FIR設定が検出された後に、追加のCTLE適応段階を実行することで行われます。
• CTLE=>FIR+DFE=>CTLE+DFE - CTLE=>FIR+DFE方式を拡張します。追加のCTLE+DFE適応段階を実行することで行われます。
• ALA-COM - COM (Channel Operating Margin) ベースの結合リンク最適化手法。これは、22.1のベータ機能であり、CustomおよびインテルAgilexトランシーバー・モデルのみをサポートします。

最適なリンク最適化手法を選択するには、次のガイドラインを使用してください。

• FIR=>CTLE=>DFEは、ほとんどのアプリケーションまたはチャネルで、時間効率の良いリンク最適化を行うのに適しています。これは、Advanced Link Analyzerでのデフォルトのリンク最適化手法です。
• ナイキスト周波数での挿入損失が25 dBを超える場合など、挿入損失が大きいチャネルでは、FIR=>CTLE=>DFEにより良好なカバレッジが提供されます。
• インピーダンスの不連続性が強い場合は、CTLE=>FIR=>DFE方式とCTLE=>FIR=> CTLE=>DFE方式を使用すると、一般にパフォーマンスが向上します。
• クロストーク・ノイズが大きい場合は、高損失チャネルならFIR=>CTLE+DFEを選択し、損失が中程度のアプリケーションならCTLE=>FIR+DFEおよびCTLE=>FIR+DFE=>CTLE+DFEを選択します。

注意:

• Advanced Link Analyzerでは、上記のリンク最適化モードと方式で、選択されたIBIS AMIモデルのリンク最適化をサポートします。詳細については、IBIS-AMIモデルのサポートの項を参照してください。
• トランスミッター・イコライゼーションのスイープ・シミュレーションの場合、Advanced Link Analyzerでは、 Advanced Link Analyzer Batch Simulation Controllerツールを使用したバッチ・シミュレーション機能を提供します。詳細については、 Advanced Link Analyzer Batch Simulation Controllerの項を参照してください。

リンク最適化のFOM

このメニューを使用して、シリアルリンクを最適化するための性能指数 (FOM) を選択します。Area、Width、およびHeightの3つのオプションがあります。トランスミッターのプリエンファシス、ディエンファシス、およびレシーバーのイコライザーを含むシグナル・コンディショニング・メカニズムは、これらの選択を使用して波形を最適化します。これにより、面積、幅、または高さに関して最適なアイ・ダイアグラムの開口部が得られるようにします。

コンプライアンス・マスク

Advanced Link Analyzerは、シミュレーションの完了後に、リンク・コンプライアンスのアイ・ダイアグラム・マスクをプロットします。コンプライアンス・マスクを使用して、特定の条件 (BERターゲットなど) で波形またはアイ・ダイアグラムがレシーバーの要件を満たしているかどうかを調べます。PCI Express 8GT/16GTおよび選択されたデバイスのレシーバーのアイマスクが提供されます。

Eye Diagram Mask Designer

Advanced Link Analyzerでは、リンク内のさまざまな位置でカスタムのアイ・ダイアグラム・マスク定義をサポートします。Eye Diagram Mask Designerオプションを選択すると、カスタムのアイ・ダイアグラム・マスク・コンフィグレーションのウィンドウが開きます。その後、アイ・ダイアグラム・マスクの次元を指定できます。カスタムのアイ・ダイアグラム・マスクがシミュレーションで使用されます。2つのアイ・ダイアグラム・マスク・タイプがサポートされています。トランスミッター出力、チャネル出力、レシーバーCTLE出力、およびリンク/レシーバー出力に対して、4つの異なるアイ・ダイアグラム・マスクを指定できます。各アイ・ダイアグラム・マスクは、個別にコンフィグレーションおよびイネーブルすることができます。

図 11. 六角形のアイ・ダイアグラム・マスク・エディター

図 12. ひし形のアイ・ダイアグラム・マスク・エディター

カスタム・アイ・ダイアグラム・マスクを保存して、後で使用するためにロードすることができます。

Project Name

Project Nameは、現在のタスク/プロジェクトのユーザー定義の名前です。現在、セッション名は、シミュレーション・コンフィグレーションが保存される際に保存されたユーザー・コンフィグレーション・ファイル名です。

注意:

• シミュレーション結果は、同じプロジェクト名のディレクトリーに自動的に書き込まれます。
• 出力ディレクトリーの位置は、次のいずれかとしてコンフィグレーションできます。
  • プロジェクト・コンフィグレーション・ファイル (.jne/.jneschm) と同じ位置 (これがデフォルトです)。
  • Systemオプションで指定した位置。詳細については、System Optionsの項を参照してください。
• インテルは、プロジェクト名にスペース (または無意味な) 文字を含めないことをお勧めします。

シミュレーション・モード

Advanced Link Analyzerでは、シミュレーションとリンク解析の設定およびニーズを満たすために、3つのシミュレーション・モード (Statistical、Full Waveform、Hybrid) を提供します。Hybridモードがデフォルトです。

3つのシミュレーション・モードの詳細と比較については、次の論文を参照してください。

1. Comparison of Two Statistical Methods for High-Speed Serial Link Simulation by M. Shimanouchi, M. Li, and H. Wu. DesignCon, 2013, Santa Clara, CA.
2. Advancements in High-Speed Link Modeling and Simulation by M. Li, M. Shimanouchi, and H. Wu. IEEE Custom Integrated Circuits Conference, 2013.
3. High-Speed Link Simulation Strategy for Meeting Ultra Long Data Pattern under Low BER Requirements by H. Wu, M. Shimanouchi, and M. Li, DesignCon, 2014, Santa Clara, CA.

出力オプション

• Data Viewer - シミュレーションが完了すると、新規のAdvanced Link Analyzer Data Viewerが開き、結果が表示されます。シミュレーション結果は、後でAdvanced Link Analyzer Data Viewerを使用し、ロードおよび表示できます。
• Data Viewer with Image Output - シミュレーションが完了すると、すべてのシミュレーション結果もドキュメントで使用できるイメージファイルとして保存されます。Advanced Link Analyzerでは、PNG、JPEG、GIFの3つのイメージ出力オプションをサポートしています。保存されたイメージは、各プロジェクトのシミュレーション結果と同じディレクトリーにあります。

テスト・ポイント・オプション

Advanced Link Analyzerでは、次のデフォルトのテスト・ポイント・オプションを提供します。

• Data Latch Only - データラッチでのシミュレーション結果が保存および表示されます。データラッチは、リンクまたはデバイスのコンフィグレーションに応じて、DFE出力、CTLE出力、またはレシーバーの入力段階に配置できます。カスタム・テスト・ポイントとテストポイントでのシミュレーション結果は表示されません。
  注: シミュレーション長が100万ビットを超える場合は、Data Latch Onlyモードを使用して全体のシミュレーション時間を短縮することをお勧めします。
• TX/Channel/CTLE-/DFE-Latch - Advanced Link Analyzerは、リンクに対して最大4つのテストポイントを自動的に設定します。
  • Transmitter output - (デフォルトのオプション) トランスミッター・パッケージ・モデルが存在する場合 (例えば、インテルデバイスや PCI Express* 8GTのようにパッケージモデルが組み込まれている場合) または外部の場合 (例えば、「Custom」パッケージのオプションを使用する場合)、出力は、パッケージモデルの後に表示されます。パッケージモデルが存在しない場合、出力はトランスミッター出力に表示されます。
  • Channel output - 2番目のテストポイントはチャネルの最後にあります。
  • CTLE output— レシーバーCTLEをイネーブルすると、3番目のテストポイントはCTLEの出力になります。
  • DFE output - 4番目のテストポイントは、レシーバーDFEの出力にあります。
  注: このテスト・ポイント・オプションでは、カスタム・テスト・ポイントは無視されます。
• Custom Test Point and Data Latch - Advanced Link Analyzerは、カスタム・テスト・ポイントと最終データ・ラッチ・ポイントで出力をプロットします。

プローブの種類

Advanced Link Analyzerでは、次の2種類のプローブを提供します。

• Ideal - 理想的なプローブでは、波形、信号、またはアイ・ダイアグラムは、リンクがプローブ位置で理想的な50 Ω終端で終端されていると仮定してプロットされます。
• High-Impedance - ハイインピーダンス・プローブを使用すると、プローブの位置を検出するハイインピーダンス・プローブをエミュレートすることによって、波形、信号、またはアイ・ダイアグラムがプロットされます。

ジッター解析オプション

Advanced Link Analyzerでは、指定されたテストポイントの波形に対してNRZ変調方式を使用して、リンクのジッター分解と解析を実行できます。PAM4リンクの場合、PAM4 Jnu/Jrms/EOJ方式を使用して、ジッター解析が実行されます。詳細については、Jnu/Jrms/EOJ解析 を参照してください。

• Disable - ジッター解析がディスエーブルになります。
• Jitter Component - 独自のアルゴリズムを使用して、Advanced Link Analyzerは、シミュレートされた波形のタイム・インターバル・エラー (TIE) のレコードに対して、一連のスペクトルおよび確率密度関数 (PDF) 解析を実行します。次の図に示すように、ジッター分解アルゴリズムはさまざまなジッター成分を抽出します。

図 13.  Advanced Link Analyzerのジッター解析機能でサポートされているジッター成分

次の図では、ジッター分解プロセス (概念) を示します。

図 14. ジッター分解プロセス (概念)

次のジッター成分が抽出および報告されます。

• PJ - 周期ジッター (ピーク-ピーク)
• DCD - デューティー・サイクル歪み (ピーク-ピーク)
• ISI - シンボル間干渉 (ピーク-ピーク)
• BUJ - 有界無相関ジッター (ピーク-ピーク)
• RJ-RMS - ランダムジッター (RMS)