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1.3.5. リアルタイム復元
EPCデバイスでは、コンフィギュレーション・データのオン・チップ・リアルタイム復元をサポートします。FPGAコンフィギュレーション・データは、QuartusIIソフトウェアによって圧縮され、EPCデバイスに格納されます。コンフィギュレーションの際、EPCデバイス内部の伸長エンジンがコンフィギュレーション・データを復元または展開します。この機能により、EPCデバイスの有効コンフィギュレーション集積度が、EPC4、EPC8およびEPC16において、それぞれ最大7Mb、15Mb、または30Mbに増加します。
コンフィギュレーション時間を削減するために、EPCデバイスでは、FPGAへのパラレル8ビット・データ・バスもサポートします。ただし、場合によっては、FPGAのデータ送信時間はフラッシュ読み出し帯域幅によって制限されることがあります。例えば、APEX IIデバイスをFPP（サイクルごとにバイト幅のデータ）モードで66MHzのコンフィギュレーション速度でコンフィギュレーションする場合、FPGAの書き込み帯域幅は8ビットx66MHz = 528Mbpsに相当します。ところが、フラッシュ読み出しインタフェースは、約10MHzに制限されます（フラッシュのアクセス・タイムは約90nsであるため）。これはフラッシュ読み出し帯域幅を16ビットx10MHz = 160Mbpsに変換します。従って、コンフィギュレーション時間はフラッシュ読み出し時間によって制限されます。
コンフィギュレーション・データが圧縮される場合、フラッシュから読み出す必要のあるデータ量は約50％削減されます。16ビットの圧縮データが30ビットの非圧縮データを生成する場合、フラッシュ読み出し帯域幅は30ビットx10MHz = 300Mbpsに増加し、全体のコンフィギュレーション時間が削減されます。
Compression Modeをオンにすることによって、Quartus IIソフトウェアのConfiguration Device Optionsウインドーでコントローラの復元機能を有効にすることができます。
注: EPCデバイスでサポートされる復元機能は、Stratix II FPGAおよびCycloneシリーズでサポートされる復元機能とは異なります。EPCデバイスを使用してStratix II FPGAまたはCycloneシリーズをコンフィギュレーションする場合、アルテラはより速いコンフィギュレーションのためにのみ、Stratix II FPGAまたはCycloneシリーズで復元機能を有効にすることを推奨します。
アルテラのデバイスに使用される圧縮アルゴリズムは、FPGAのコンフィギュレーション・ビットストリームに対して最適化されています。FPGAは複数の配線構造層を備えるため（高性能および配線の容易さのために）、大量のリソースは未使用になっています。これらの未使用配線、ロジック・リソースおよび非初期化のメモリ構造のために、大量のコンフィギュレーションRAMビットが無効状態にあります。アルテラ独自の圧縮アルゴリズムは、このようなビットストリームの質を利用します。
圧縮の有効性に関する一般的なガイドラインでは、デバイス・ロジックまたは配線の使用率が高いほど圧縮率が低くなります（圧縮率とは、元のビットストリームのサイズを圧縮後のビットストリームのサイズで割るものと定義されている）。
Stratixデザインでは、多様なロジック使用率を備えたデザインのスイートに基づき、これらのデザインにおける最小圧縮率は1.9、すなわちサイズが47％縮小することが観察されました。以下の表では、Stratixデザイン・スイートでの圧縮率の例を示します。これらの数値は仕様ではなく、圧縮ビットストリームを格納するのに必要なコンフィギュレーション・メモリーの目安を示すガイドラインです。
| 項目 | 最小 | 平均 |
|---|---|---|
| ロジック使用率 | 98% | 64% |
| 圧縮率 | 1.9 | 2.3 |
| サイズ縮小（％） | 47% | 57% |