1.4. ピンの説明
以下の表にEPCデバイスのピンをリストします。これらの表には、コンフィギュレーション・インタフェースのピン、外部フラッシュ・インタフェースのピン、JTAGインタフェースのピン、およびその他のピンが含まれています。
| ピン名 | ピン・タイプ | 説明 |
|---|---|---|
| DATA [7..0] | 出力 | このピンは、コンフィギュレーション・データの出力バスである。DATAがDCLKの立下りエッジごと変化する。DATAがDCLKの立ち上がりエッジでFPGAにラッチされる。 |
| DCLK | 出力 | EPCデバイスからのDCLK出力ピンは、FPGAコンフィギュレーション・クロックとして動作する。DATAはFPGAにより、DCLKの立ち上がりエッジでラッチされる。 |
| nCS | 入力 | nCSピンはEPCデバイスへの入力であり、FPGAにすべてのコンフィギュレーション・データが送信された後のエラー検出のために、FPGAのCONF_DONE信号に接続されている。nCONFIGがアサートされる場合、FPGAは常にnCSおよびOEをlowに駆動する。このncsピンが備えている6KWのプログラマブル内部ウイーク・プルアップ抵抗は、Quartus IIソフトウェアにおいて、Disable nCS and OE pull-ups on configuration deviceオプションを通じて無効または有効にできる。 |
| nINIT_CONF | オープン・ドレイン出力 | nINIT_CONFピンはFPGAでのnCONFIGピンに接続し、プライベートJTAG命令を使用してEPCデバイスからのコンフィギュレーションを開始することができる。このピンには、常にアクティブな6KWの内部ウィーク・プルアップ抵抗を備えている。INIT_CONFピンは機能が使用されない場合、接続される必要はない。nINIT_CONFが使用されない場合、nCONFIGは必ずVCCに直接またはプルアップ抵抗によってプルアップされる必要がある。 |
| OE | オープン・ドレイン双方向 | このピンは、PORが未完成の際にlowに駆動される。PORが未完成の際、ユーザーが選択可能な2msまたはこのピンがlowに駆動される。ユーザーが選択可能な2msまたは100msカウンタは、電圧レベルが安定するように、初期パワーアップ中にOEの解放を延期する。PORタイムは、OEを外部でlowに保持することによって延長できる。OEはFPGA nSTATUS信号に接続されている。EPCデバイスのコントローラがOEを解放し、その後nSTATUS-OEラインがhighになるのを待ってから、FPGAコンフィギュレーション・プロセスを開始する。このピンが備えている6KWのプログラマブル内部ウィーク・プルアップ抵抗は、Quartus IIソフトウェアにおいて、DisablE nCS and OE pull-ups on configuration deviceオプションを通じて無効または有効にできる。 |
| ピン名 | ピン・タイプ | 説明 |
|---|---|---|
| A[20..0] | 入力 | これらのピンは、読み出しおよび書き込み動作向けの、フラッシュ・メモリーへのアドレス入力である。これらのアドレスは、書き込みサイクル中に内部でラッチされる。外部フラッシュ・インタフェースが使用されない場合、これらのピンをフローティング状態のままにしておく（いくつかの例外を除いて 4）。これらのフラッシュ・アドレス、データ、およびコントロール・ピンは、コンフィギュレーション・コントローラに内部で接続されている。100ピンのPQFPパッケージでは、4本のアドレス・ピン（A0,A1,A15,A16）がコントローラに内部で接続されていない。外部フラッシュ・インタフェースを使用しない場合でも、ボード上にC-A[ ]ピンおよびF-A[ ]ピンの間でループバック接続を作る必要がある。その他のすべてのアドレス・ピンは、パッケージに内部で接続されている。88ピンのUFBGAパッケージでは、すべてのアドレス・ピンが内部で接続されている。EPC16デバイスでのピンA20、EPC8デバイスでのピンA20とA19、およびEPC4デバイスでのピンA20、A19とA18はNCピンである。これらのピンは、ボード上ではフローティング状態のままにすべきである。 |
| DQ[15..0] | 双方向 | このピンは、フラッシュ・メモリーとコントローラ間のフラッシュ・データ・バス・インタフェースである。フラッシュのコマンドおよびデータ書き込みのバス・サイクル時に、コントローラまたは外部ソースがDQ[15..0]を駆動する。データ読み出しサイクルの際、フラッシュ・メモリーがDQ[15..0]をコントローラまたは外部デバイスに駆動する。外部フラッシュ・インタフェースを使用しない場合、これらのピンをボード上でフローティング状態のままにしておく。 |
| CE# | 入力 | このピンはアクティブlowのフラッシュ入力ピンであり、アサートされるとフラッシュ・メモリーをアクティブにする。このピンがhighの場合、デバイスの選択が解除され、消費電力が待機レベルに削減される。このフラッシュ入力ピンは、コントローラに内部で接続されている。外部フラッシュ・インタフェースを使用しない場合、このピンをボード上でフローティング状態のままにしておく。 |
| RP#4 | 入力 | このピンはアクティブlowのフラッシュ入力ピンであり、アサートされるとフラッシュをリセットする。このピンがhighの場合、通常の動作が有効になっている。このピンがlowの場合、フラッシュ・メモリーへの書き込み動作が抑止されるため、パワー移行中でのデータ保護が提供される。このフラッシュ入力ピンは、コントローラに内部で接続されていない。そのため、外部フラッシュ・インタフェースを使用しない場合でも、ボード上にC-RP#ピンおよびF-RP#ピンの間で外部ループバック接続を作る必要がある。外部フラッシュ・インタフェースを使用する場合、ループバック回路で外部デバイスをRP#ピンに接続する。フラッシュを使用しない場合、RP#を常にトライ・ステートにする。 |
| OE# | 入力 | このピンはアクティブlowのフラッシュ・コントロール入力ピンであり、フラッシュ読み出しサイクルの際に、コントローラまたは外部デバイスによってアサートされる。アサートされると、フラッシュ出力ピンのドライバが有効になる。外部フラッシュ・インタフェースを使用しない場合、このピンをボード上でフローティング状態のままにしておく。 |
| WE#4 | 入力 | このピンはアクティブlowのフラッシュ書き込みストローブであり、フラッシュ書き込みサイクルの際に、コントローラまたは外部デバイスによってアサートされる。アサートされると、フラッシュ・メモリーへの書き込みがコントロールされる。フラッシュ・メモリーでは、アドレスおよびデータがWE#パルスの立ち上がりエッジでラッチされる。このフラッシュ入力ピンは、コントローラに内部で接続されていない。したがって、外部フラッシュ・インタフェースを使用しない場合でも、ボード上にC-WE#ピンおよびF-WE#ピンの間で外部ループバック接続を作る必要がある。外部フラッシュ・インタフェースを使用する場合、ループバック回路で外部デバイスをWE#ピンに接続する。 |
| WP# | 入力 | このピンは通常、ボード上でVCCまたはGNDに接続されている。競合を起こしかねないため、コントローラはこのピンを駆動しない。VCCへの接続は、より高速なブロック消去またはプログラミング時間のために推奨されている。また、Quartus IIソフトウェアでデバイスをプログラミングする場合に必要とされるフラッシュ・ボトム・ブート・ブロックのプログラミングも、VCCへの接続を通して可能になる。このピンは、外部フラッシュ・インタフェースが使用されない場合でも、VCCに接続されるべきである。 |
| VCCW | 電源 | このピンは、ブロック消去、フルチップ消去、ワード書き込み、またはロックビット・コンフィギュレーションの電源である。外部フラッシュ・インタフェースを使用しない場合でも、このピンを電圧3.3VのVCC電源に接続する。 |
| RY/BY# | オープン・ドレイン出力 | このピンは、書き込みまたは消去動作が完了した際、フラッシュによってアサートされる。このピンはコントローラに接続されていない。RY/BY#ピンは、Sharpフラッシュ・ベースのEPC8およびEPC16でのみ利用可能である。5外部フラッシュ・インタフェースが使用されない場合、このピンをフローティング状態のままにしておく。 |
| BYTE# | 入力 | このピンは、フラッシュ・バイトを有効にするピンであり、100ピンのPQFPパッケージを備えるEPCデバイスでのみ利用可能である。このピンは、外部フラッシュ・インタフェースを使用しない場合でも、ボード上でVCCに接続される必要がある（コントローラが16ビット・モードでのフラッシュを使用する）。Intelフラッシュ・ベースのEPCデバイスでは、このピンがIntelフラッシュ・ダイのVCCQに内部で接続されている。従って、BYTE#ピンはプルアップ抵抗を一切使用せずにVCCに直接接続される必要がある。 |
| ピン名 | ピン・タイプ | 説明 |
|---|---|---|
| TDI | 入力 | このピンは、JTAGデータの入力ピンである。JTAG回路が使用されない場合、このピンをVCCに接続する。 |
| TDO | 出力 | このピンは、JTAGデータの出力ピンである。JTAG回路が使用されない場合、このピンを接続しない（このピンをフローティング状態のままにしておく）。 |
| TCK | 入力 | このピンは、JTAGクロックのピンである。JTAG回路が使用されない場合、このピンをGNDに接続する。 |
| TMS | 入力 | このピンは、JTAGモードを選択するピンである。JTAG回路が使用されない場合、このピンをVCCに接続する。 |
| PGM[2..0] | 入力 | これら3本の入力ピンは、8ページのコンフィギュレーション・データから1ページを選択し、システム内のFPGAをコンフィギュレーションする。EPCデバイスのPOFを生成する際、これらのピンをボード上で接続し、Quartus IIソフトウェアで指定されるページを選択する。PGM[2]は最上位ビットである。デフォルトの選択はページ0で、PGM[2..0]=000である。これらのピンは必ずフローティング状態のままにしない。 |
| EXCLK | 入力 | このピンはオプショナルの外部クロック入力ピンであり、コンフィギュレーション・クロック（DCLK）を生成するのに使用できる。外部クロック・ソースが使用されない場合、フローティング状態の入力バッファを防止するために、このピンを有効なロジック・レベル（highまたはlow）に接続する。EXCLKが使用される場合、FPGAがユーザー・モードに入った後のEXCLK入力ピンのトグルは、EPCデバイスの動作に効力を持たない。 |
| PORSEL | 入力 | このピンは、パワーアップ際に2msまたは100msのPORカウンタ遅延を選択する。PORSELがlowの場合、PORタイムは100msである。PORSELがhighの場合、PORタイムは2msである。このピンは有効なロジック・レベルに接続される必要がある。 |
| TM0 | 入力 | このテスト・ピンは、通常動作のためにGNDに接続される必要がある。 |
| TM1 | 入力 | このテスト・ピンは、通常動作のためにVCCに接続される必要がある。 |
4 これらのピンは、フラッシュ・メモリーの生産テスト時に12Vに駆動することができます。コントローラは12Vの電圧レベルに耐えられないため、パッケージにおいてコントローラからこれらのピンへの接続が内部でされません。その代わり、2本の別々のピンとして使用可能です。この2本のピンをボードレベルで接続する必要があります（例えば、PCB上では、コントローラからのC-WE#ピンをフラッシュ・メモリーからのF-WE#ピンに接続する）。
5 詳しくは、「PCN0506：EPC4、EPC8、およびEPC16エンハンスド・コンフィギュレーション・デバイスのソースとしてIntelフラッシュ・メモリーの追加」と、「Intelフラッシュ・メモリー・ベースのEPC4、EPC8およびEPC16のホワイトペーパーの使用」に参照してください。