エンハンスド・コンフィギュレーション（EPC）デバイス・データシート

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ID 683253
日付 5/04/2016
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ドキュメント目次
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1. エンハンスド・コンフィギュレーション（EPC）デバイス・データシート
1. エンハンスド・コンフィギュレーション（EPC）デバイス・データシート x
1.1. サポートされるデバイス 1.2. 特長 1.3. 機能の説明 1.4. ピンの説明 1.5. パワー・オン・リセット 1.6. パワー・シーケンシング 1.7. プログラミングおよびコンフィギュレーション・ファイルのサポート 1.8. IEEE規格1149.1（JTAG）バウンダリ・スキャン 1.9. タイミング情報 1.10. 動作条件 1.11. パッケージ 1.12. 改訂履歴
1.3. 機能の説明 x
1.3.1. FPGAコンフィギュレーション 1.3.2. 外部フラッシュ・インタフェース 1.3.3. Intelフラッシュ・ベースのEPCデバイスにおける保護 1.3.4. ダイナミック・コンフィギュレーション（ページモード） 1.3.5. リアルタイム復元 1.3.6. プログラマブル・コンフィギュレーション・クロック 1.3.7. フラッシュのイン・システム・プログラミング（ISP）
1.3.1. FPGAコンフィギュレーション x
1.3.1.1. コンフィギュレーション信号 1.3.1.2. ファースト・パッシブ・パラレル・コンフィギュレーション 1.3.1.3. パッシブ・シリアル・コンフィギュレーション 1.3.1.4. 同時コンフィギュレーション
1.3.7. フラッシュのイン・システム・プログラミング（ISP） x
1.3.7.1. JTAGベースのプログラミング 1.3.7.2. 外部フラッシュ・インタフェースを介したプログラミング
1.11. パッケージ x
1.11.1. パッケージ・レイアウトの推奨事項
1. エンハンスド・コンフィギュレーション（EPC）デバイス・データシート

1.8. IEEE規格1149.1（JTAG）バウンダリ・スキャン

EPCデバイスでは、IEEE規格1149.1-1990仕様に準拠したJTAG BST回路を提供します。JTAG BSTは、コンフィギュレーションの前または後には実行できますが、コンフィギュレーション中には実行できません。

図 6. JTAGタイミング波形
表 12.  JTAGタイミングにおけるパラメータおよび値
シンボル パラメータ 最小値 最大値 単位
tJCP TCKクロックの周期 100 — ns
tJCH TCKクロックのHigh時間 50 — ns
tJCL TCKクロックのLow時間 50 — ns
tJPSU JTAGポートのセットアップ時間 20 — ns
tJPH JTAGポートのホールド時間 45 — ns
tJPCO JTAGポートのクロック出力 — 25 ns
tJPZX JTAGポートのハイ・インピーダンスから有効出力まで — 25 ns
tJPXZ JTAGポートの有効出力からハイ・インピーダンスまで — 25 ns
tJSSU キャプチャ・レジスタのセットアップ・タイム 20 — ns
tJSH キャプチャ・レジスタのホールド・タイム 45 — ns
tJSCO アップデート・レジスタのClock-to-Output遅延 — 25 ns
tJSZX アップデート・レジスタのハイ・インピーダンスから有効出力まで — 25 ns
tJSXZ アップデート・レジスタの有効出力からハイ・インピーダンスまで — 25 ns
レベル 2 の表題