1.3. 機能の説明
アルテラEPCデバイスは、高集積度FPGA向けの高速かつ高度なコンフィギュレーション・ソリューションを提供するシングル・デバイスです。EPCデバイスのコアには、コンフィギュレーション・コントローラとフラッシュ・メモリーの2つの主要ブロックに分割されます。フラッシュ・メモリーは、1つまたは複数のアルテラFPGAで構成されるシステム用のコンフィギュレーション・データを格納する目的で使用されます。フラッシュ・メモリーの未使用領域については、プロセッサー・コードやデータなどを格納するのに使用でき、それらはFPGAコンフィギュレーションの完了後に外部フラッシュ・インタフェースを介してアクセスできます。
| デバイス・ファミリ | デバイス | データ・サイズ（ビット）1 | EPCデバイス2 | ||
|---|---|---|---|---|---|
| EPC4 | EPC8 | EPC16 | |||
| Arria GX | EP1AGX20C | 9,640,672 | — | — | 1 |
| EP1AGX35C | |||||
| EP1AGX35D | 9,640,672 | — | — | 1 | |
| EP1AGX50C | |||||
| EP1AGX50D | 16,951,824 | — | — | 1 | |
| EP1AGX60C | |||||
| EP1AGX60D | |||||
| EP1AGX60E | 16,951,824 | — | — | 1 | |
| EP1AGX90E | 25,699,104 | — | — | 1 | |
| Stratix | EP1S10 | 3,534,640 | 1 | 1 | 1 |
| EP1S20 | 5,904,832 | 1 | 1 | 1 | |
| EP1S25 | 7,894,144 | — | 1 | 1 | |
| EP1S30 | 10,379,368 | — | 1 | 1 | |
| EP1S40 | 12,389,632 | — | 1 | 1 | |
| EP1S60 | 17,543,968 | — | — | 1 | |
| EP1S80 | 23,834,032 | — | — | 1 | |
| Stratix GX | EP1SGX10 | 3,534,640 | 1 | 1 | 1 |
| EP1SGX25 | 7,894,144 | — | 1 | 1 | |
| EP1SGX40 | 12,389,632 | — | 1 | 1 | |
| Stratix II | EP2S15 | 4,721,544 | 1 | 1 | 1 |
| EP2S30 | 9,640,672 | — | 1 | 1 | |
| EP2S60 | 16,951,824 | — | — | 1 | |
| EP2S90 | 25,699,104 | — | — | — | |
| EP2S130 | 37,325,760 | — | — | — | |
| EP2S180 | 49,814,760 | — | — | — | |
| Stratix II GX | EP2SGX30C | 9,640,672 | — | — | 1 |
| EP2SGX30D | 9,640,672 | — | — | 1 | |
| EP2SGX60C | 16,951,824 | — | — | 1 | |
| EP2SGX60D | 16,951,824 | — | — | 1 | |
| EP2SGX60E | 16,951,824 | — | — | 1 | |
| EP2SGX90E | 25,699,104 | — | — | — | |
| EP2SGX90F | 25,699,104 | — | — | — | |
| EP2SGX130G | 37,325,760 | — | — | — | |
| Cyclone | EP1C3 | 627,376 | 1 | 1 | 1 |
| EP1C4 | 924,512 | 1 | 1 | 1 | |
| EP1C6 | 1,167,216 | 1 | 1 | 1 | |
| EP1C12 | 2,326,528 | 1 | 1 | 1 | |
| EP1C20 | 3,559,608 | 1 | 1 | 1 | |
| Cyclone II | EP2C5 | 1,223,980 | 1 | 1 | 1 |
| EP2C8 | 1,983,792 | 1 | 1 | 1 | |
| EP2C20 | 3,930,986 | 1 | 1 | 1 | |
| EP2C35 | 7,071,234 | — | 1 | 1 | |
| EP2C50 | 9,122,148 | — | 1 | 1 | |
| EP2C70 | 10,249,694 | — | 1 | 1 | |
| ACEX 1K | EP1K10 | 159,160 | 1 | 1 | 1 |
| EP1K30 | 473,720 | 1 | 1 | 1 | |
| EP1K50 | 784,184 | 1 | 1 | 1 | |
| EP1K100 | 1,335,720 | 1 | 1 | 1 | |
| APEX 20K | EP20K100 | 993,360 | 1 | 1 | 1 |
| EP20K200 | 1,950,800 | 1 | 1 | 1 | |
| EP20K400 | 3,880,720 | 1 | 1 | 1 | |
| APEX 20KC | EP20K200C | 1,968,016 | 1 | 1 | 1 |
| EP20K400C | 3,909,776 | 1 | 1 | 1 | |
| EP20K600C | 5,673,936 | 1 | 1 | 1 | |
| EP20K1000C | 8,960,016 | — | 1 | 1 | |
| APEX 20KE | EP20K30E | 354,832 | 1 | 1 | 1 |
| EP20K60E | 648,016 | 1 | 1 | 1 | |
| EP20K100E | 1,008,016 | 1 | 1 | 1 | |
| EP20K160E | 1,524,016 | 1 | 1 | 1 | |
| EP20K200E | 1,968,016 | 1 | 1 | 1 | |
| EP20K300E | 2,741,616 | 1 | 1 | 1 | |
| EP20K400E | 3,909,776 | 1 | 1 | 1 | |
| EP20K600E | 5,673,936 | 1 | 1 | 1 | |
| EP20K1000E | 8,960,016 | — | 1 | 1 | |
| EP20K1500E | 12,042,256 | — | 1 | 1 | |
| APEX II | EP2A15 | 4,358,512 | 1 | 1 | 1 |
| EP2A25 | 6,275,200 | 1 | 1 | 1 | |
| EP2A40 | 9,640,528 | — | 1 | 1 | |
| EP2A70 | 17,417,088 | — | — | 1 | |
| デバイス・ファミリ | グレード | パッケージ | フラッシュ・メモリ | |
|---|---|---|---|---|
| 有鉛 | 無鉛 | |||
| EPC4 | コマーシャル | PQFP 100 | IntelまたはMicron | IntelまたはMicron |
| 工業用 | PQFP 100 | IntelまたはMicron | Intel | |
| EPC8 | コマーシャル/工業用 | PQFP 100 | IntelまたはSharp | Intel |
| EPC16 | コマーシャル | UBGA 884 | IntelまたはSharp | IntelまたはSharp |
| 工業用 | UBGA 884 | IntelまたはSharp | Intel | |
| 軍用 | UBGA 884 | Intel | Intel | |
| コマーシャル/工業用 | PQFP 100 | IntelまたはSharp | Intel | |
EPCデバイスでは、3.3VのコアとI/Oインタフェースがあります。コントロール・チップは様々なインタフェースおよび機能を実装する同期システムです。コントロール・チップには、以下のように3つの個別のインタフェースを備えています。
- コントローラとアルテラFPGA間でのコンフィギュレーション・インタフェース
- フラッシュ・メモリーのISPを有効にするコントローラでのJTAGインタフェース
- ISPおよびコンフィギュレーション後に利用可能な外部フラッシュ・インタフェース。このインタフェースは、コントローラが外部プロセッサーまたはNiosエンベデッド・プロセッサを実装するFPGAと共用する。
EPCデバイスは複数のコンフィギュレーション手法を備えています。シングル・デバイスまたはシリアル・デバイス・チェイン向けの従来のパッシブ・シリアル（PS）・コンフィギュレーション手法のサポートに加えて、EPCデバイスは同時コンフィギュレーションおよび並列（FPP）コンフィギュレーション手法を備えています。同時コンフィギュレーション手法を使用すれば、最大8個のPSデバイス・チェインが同時にコンフィギュレーション可能です。FPPコンフィギュレーション手法では、1サイクルで8ビットのデータがFPGAにクロックされます。これらのコンフィギュレーション手法は、従来の手法と比較して大幅に短縮したコンフィギュレーション時間を可能にします。
また、EPCデバイスは、ダイナミック・コンフィギュレーションまたはページモード機能を備えています。この機能により、コンフィギュレーション・メモリーに格納される新しいイメージでシステム内のすべてのFPGAをダイナミック・リコンフィギュレーションすることができます。PGM[2..0]ピンを使用して、最大8つの異なるシステム・コンフィギュレーションまたはページをメモリーに保存して選択することができます。この8つのページから1つを選択してリコンフィギュレーション・サイクルを開始することによって、システムがダイナミック・リコンフィギュレーションできます。
このページモード機能を外部フラッシュ・インタフェースと組み合わせて使用すれば、システム・コンフィギュレーション・データのリモートおよびローカル・アップデートが可能となります。EPCデバイスはStratixデバイスのリモート・システム・コンフィギュレーション機能との互換性があります。
他にユーザー・プログラム可能な機能は次のとおりです。
- コンフィギュレーション・データのリアルタイム復元
- プログラマブル・コンフィギュレーション・クロック（DCLK）
- フラッシュISP
- プログラマブルPOR遅延（PORSEL）