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1.3.7.2. 外部フラッシュ・インタフェースを介したプログラミング
この方法では、16ビットのデータ・バスを使用したフラッシュ・メモリーのパラレル・プログラミングを可能にします。外部プロセッサまたはFPGAがフラッシュ・コントローラとして機能し、UART、イーサネットおよびPCIなどの通信リンクを介してプログラミング・データにアクセスします。外部フラッシュ・インタフェースは、プログラム、消去、および検証動作に加えて、ブロックまたはセクター保護命令をサポートします。
外部フラッシュ・インタフェースでのプログラミングは、コンフィギュレーション・コントローラが内部インタフェースをトライ・ステートにし、フラッシュのアクセスを放棄した場合にのみ可能です。コントローラがコンフィギュレーションまたはJTAGベースのISPの際にフラッシュのアクセスを放棄しない場合、外部プログラミングを開始する前に、コントローラをリセット状態に保持する必要があります。FPGAのnCONFIGラインをロジックlowのレベルに保持することによって、コントローラをリセットできます。これにより、nSTATUS-OEラインをlowに保持することによって、コントローラがリセット状態に維持し、外部フラッシュ・アクセスが可能になります。
注: EPCデバイスの初期プログラミングが外部フラッシュ・インタフェースを介してシステム内で実施される場合、フラッシュ・インタフェースでの競合を防止するために、FPGAのnCONFIGラインをlowに駆動してコントローラをリセット状態に維持する必要があります。