エンハンスド・コンフィギュレーション(EPC)デバイス・データシート

ID 683253
日付 5/04/2016
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ドキュメント目次

1.3.3. Intelフラッシュ・ベースのEPCデバイスにおける保護

Intelフラッシュを備えたEPC4、EPC8およびEPC16のデバイスでは、ロックビットの保護機能が付いていないため、これらのデバイスにおけるIntelフラッシュ内容を保護するために、アルテラは4つの方法を推奨します。これらの方法は単独で使用しても、フラッシュを十分に保護できます。方法は以下に降順の保護レベル順でリストされています。

  1. 電圧0.3V未満のRP#をパワーアップおよびパワーダウンにおいて、最低100nsから最大25ms間使用することによって、すべてのコントロール・ピンが無効にされ、書き込みが不可能となります。
  2. VPPLKの最大値が1VであるVPP < VPPLKの使用は、書き込みを無効にします。VPP < VPPLKとは、プログラミングまたは書き込みが不可能という意味です。VPPはIntelフラッシュでのプログラミング電源電圧入力ピンであり、EPCデバイスでのVCCWピンに相当します。
  3. HighのCE#の使用はチップを無効にします。書き込みができるように、lowのCE#およびlowのWE#が必要とされます。HighのCE#自体では書き込みを不可能にします。
  4. 書き込みはWE#がlowの際のみ可能のため、highのWE#の使用は書き込みを不可能とします。

4つの方法をすべて同時に実行することによって、フラッシュ内容に最も安全な保護を与えます。

以下に最適なパワーアップ・シーケンスをリストします。

  1. VCCをパワーアップする
  2. VCCが完全にパワーアップされるまで、VPP < VPPLKを維持する
  3. VPPをパワーアップする
  4. 全体のパワーアップ・プロセス中、RP#をlowに駆動する。VPPがパワーアップされた後、RP#が25ms以内にhighに解放される必要がある
注: 全体のパワーアップ・シーケンスでは、CE#およびWE#はhighである必要があります。

以下に最適なパワーダウン・シーケンスをリストします。

  1. パワーダウン前に100ns間RP#をlowに駆動する
  2. VPP < VPPLKをパワーダウンする
  3. VCCをパワーダウンする
  4. 全体のパワーダウン・プロセス中にRP#をlowに駆動する
注: 全体のパワーダウン・シーケンスでは、CE#およびWE#はhighである必要があります。

RP#ピンはコントローラに内部で接続されていません。そのため、外部デバイスからRP#ピンへループバック接続を使用しない場合でも、C-RP#およびF-RP#間での外部ループバック接続をボード上で作る必要があります。フラッシュは使用しない場合、RP#を常にトライ・ステートにします。

外部のパワーアップ監視回路がループバック接続を介してRP#ピンに接続されている場合、以下のガイドラインに従うことで、RP#ライン上での競合を防ぐことができます。

  • 電源3.3Vでのパワーアップ・シーケンスは、パワーアップの50ms以内に完了させること。3.3VのVCCは50msの前に最小VCCに到達し、RP#はその後解放されること。
  • パワーアップ時に、RP#はパワーアップ監視回路によってlowに駆動されること。パワーアップ後、RP#はパワーアップ監視回路によって外部でトライ・ステートにされること。

上記のガイドラインが50ms以内に完了できない場合、OEピンは、RP#が解放される準備ができたまで、外部でlowに駆動される必要があります。