1.9. タイミング情報

エンハンスド・コンフィギュレーション（EPC）デバイス・データシート

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ID 683253

日付 5/04/2016

バージョン current

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インテルのみ表示可能 — GUID: sss1452752788833

Ixiasoft

図 7. EPCデバイスの使用におけるコンフィギュレーション・タイミング波形

表 13. **EPCデバイス・コンフィギュレーションのタイミング・パラメータ**
シンボル	パラメータ	条件	最小値	標準値	最大値	単位
f_DCLK	`DCLK`周波数	40％デューティ・サイクル	—	—	66.7	MHz
t_DCLK	`DCLK`の周期	—	15	—	—	ns
t_HC	`DCLK`デューティ・サイクルhigh時間	40％デューティ・サイクル	6	—	—	ns
t_LC	`DCLK`デューティ・サイクルlow時間	40％デューティ・サイクル	6	—	—	ns
t_CE	`OE`から最初の`DCLK`遅延	—	40	—	—	ns
t_OE	`OE`から最初の`DATA`利用可能	—	40	—	—	ns
t_OH	`DCLK`立ち上がりエッジから`DATA`変化	—	⁶	—	—	ns
t_CF ⁷	`OE`アサートから`DCLK`無効遅延	—	277	—	—	ns
t_DF ⁷	`OE`アサートから`DATA`無効遅延	—	277	—	—	ns
t_RE ⁸	`DCLK`立ち上がりエッジから`OE`	—	60	—	—	ns
t_LOE	リセットを保証する`OE`アサート時間	—	60	—	—	ns
f_ECLK ⁹	`EXCLK`入力周波数	40％デューティ・サイクル	—	—	100	MHz

⁶ t_OHを計算するには、以下の方程式を使用します。t_OH = 0.5（DCLK周期）- 2.5ns

⁷ このパラメータはFPGAによるCRCエラー検出に使用されます。

⁸ このパラメータはEPCデバイスによるCONF_DONEエラー検出に使用されます。

⁹ FPGA VCCINTランプ時間は、2msのPORの場合は1ms未満で、100msのPORの場合は70ms未満であるべきです。