エンハンスド・コンフィギュレーション(EPC)デバイス・データシート

ID 683253
日付 5/04/2016
Public
ドキュメント目次

1.9. タイミング情報

図 7. EPCデバイスの使用におけるコンフィギュレーション・タイミング波形
表 13.   EPCデバイス・コンフィギュレーションのタイミング・パラメータ
シンボル パラメータ 条件 最小値 標準値 最大値 単位
fDCLK DCLK周波数 40%デューティ・サイクル 66.7 MHz
tDCLK DCLKの周期 15 ns
tHC DCLKデューティ・サイクルhigh時間 40%デューティ・サイクル 6 ns
tLC DCLKデューティ・サイクルlow時間 40%デューティ・サイクル 6 ns
tCE OEから最初のDCLK遅延 40 ns
tOE OEから最初のDATA利用可能 40 ns
tOH DCLK立ち上がりエッジからDATA変化 6 ns
tCF 7 OEアサートからDCLK無効遅延 277 ns
tDF 7 OEアサートからDATA無効遅延 277 ns
tRE 8 DCLK立ち上がりエッジからOE 60 ns
tLOE リセットを保証するOEアサート時間 60 ns
fECLK 9 EXCLK入力周波数 40%デューティ・サイクル 100 MHz
6 tOHを計算するには、以下の方程式を使用します。tOH = 0.5(DCLK周期)- 2.5ns
7 このパラメータはFPGAによるCRCエラー検出に使用されます。
8 このパラメータはEPCデバイスによるCONF_DONEエラー検出に使用されます。
9 FPGA VCCINTランプ時間は、2msのPORの場合は1ms未満で、100msのPORの場合は70ms未満であるべきです。