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2.4.1.1. メモリーブロックにおけるクロックイネーブル
メモリーブロックでは、消費電力はクロックレートに関係しており、データおよびアドレスラインのトグルレートの影響を受けません。 一般的なデザインにおいて、メモリーはコアの動的電力の約20 %を消費します。
メモリーブロックがクロックされると、ブロック内で一連のタイミングイベントが発生し読み取りおよび書き込みを実行します。クロックが制御する回路は、あるサイクルから次のサイクルへのアドレスまたはデータの変化とは無関係に同じ量の電力を消費します。よって、入力データとアドレスバスのトグルレートは、メモリーの消費電力に影響しません。
メモリーの消費電力削減に重要なのは、メモリーのクロックイベント数を減らすことです。これは、ネットワーク全体のクロック・ゲーティングによって、もしくは、メモリーごとにメモリーポートでクロックイネーブル信号を使用することによって行うことができます。
図 19. メモリーのクロックイネーブル信号以下は、メモリーブロックの内部クロックの論理図です。メモリーで適切なイネーブル信号を使用し、クロックをゲーティングする代わりにクロックイネーブル信号を活用します。
クロックイネーブル信号は、必要時にのみメモリーを有効にし、それ以外はシャットダウンすることで、メモリー全体の消費電力を削減します。メモリーブロックの機能を生成する際に、これらのイネーブル信号を含めます。
図 20. RAM 2-Portのクロックイネーブル
インテル® Quartus® Prime開発ソフトウェアは、最適な電力構築に向けた最良のデザインメモリーのコンフィグレーションを自動的に選択します。ただし、IP コアのインスタンス化の際に、メモリーモジュールに対しMAXIMUM_DEPTHパラメーターを設定することができます。
図 21. RAM 2-Portの最大深度