JESD204C インテル® FPGA IPユーザーガイド

ID 683108
日付 3/12/2021
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ドキュメント目次

3. 機能の説明

JESD204C IPは、スクランブラーとデスクランブラー、トランスポート層、データリンク層、および物理層でコンフィグレーションされます。

トランスポート層は、データサンプルをJESD204Cフレームデータ形式にマッピングしてパケット化します。トランスポート層は、M、N、S、CS、およびCFのパラメーターで動作し、FオクテットおよびLレーンのパラメーターにマッピングされます。トランスポート層は、JESD204C IPの一部です。

このIPは、レーンあたり最大28.9 Gbpsのラインレートをサポートし、デバイスクロックを使用して、トランシーバーとコアロジックに必要な内部クロックを生成します。フレームクロックは、JESD204C仕様に基づいたFPGAへの物理入力である必要はありません。

マルチデバイス同期をサポートするために、JESD204C IPはローカル拡張マルチブロック・クロック (LEMC) を共通のタイミング・リファレンスとして使用します。IPはLEMCカウンターを生成し、SYSREFを使用してLEMCカウンターのアライメントとリセットを行います。

IPは、Subclass 0およびSubclass 1をサポートします。Subclass 1では、IPは SYSREF 信号と配線されたDeviceクロックを使用して、ロジックデバイスとコンバーター・デバイス間の確定的レイテンシーを実現できます。