JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

2.5. パフォーマンスとリソース使用率

表 9.   JESD204C Intel® FPGA IPのパフォーマンス
デバイスファミリー PMAスピードグレード FPGAファブリックのスピードグレード Enable Soft PCS (Gbps)
インテル® Agilex™ (Eタイル) 1 -1 5.0～28.9
2 -2 5.0～28.3
-3 5.0～25.6
3 -2 5.0～17.4
-3 5.0～17.4
インテル® Stratix® 10 (Eタイル) 1 -1 5.0～28.9
-2 5.0～25.6
2 -1 5.0～28.3
-2 5.0～25.6
3 -1 5.0～17.4
-2 5.0～17.4
-3 5.0～17.4

次の表に、JESD204C IPの推定リソース使用率データを示します。これらの結果は、 インテル® Agilex™ 、AGFB014R24A3E3VR0デバイスおよび インテル® Stratix® 10、1ST280EY3F55E3VGS1デバイスをターゲットとする インテル® Quartus® Prime開発ソフトウェアを使用して取得されます。

リソース使用率のバリエーションは、次のパラメーター設定でコンフィグレーションされます。

表 10.  リソース使用率データ取得用のパラメーター設定
パラメーター 設定
JESD204C Wrapper Base and PHY
JESD204C Subclass 1
Data Rate 17.4 Gbps
Bonding Mode Non-bonded
Reference Clock Frequency 263.636363 MHz
Enable Scrambler (SCR) On
Enable Error Code Correction (ECC_EN) Off
表 11.   インテル® Agilex™ デバイスのJESD204C IPリソース使用率
バリアント L M F FCLK_MULP WIDTH_MULP ALM ALUT ロジックレジスター M20K
TX 4 8 6 1 8 6885 6488 9113 2
4 8 6 2 4 7012 7080 9780 2
4 8 4 1 4 5382 5810 7509 2
4 8 4 2 2 6311 6876 9458 2
2 8 6 1 8 3901 3883 5306 2
2 8 6 2 4 4066 4247 5916 2
8 8 3 1 16 12492 11374 15988 2
8 8 3 2 8 12983 12577 18074 2
3 8 4 1 2 4410 4801 6290 2
3 8 4 2 1 5030 5617 7604 2
RX 2 8 12 1 4 5236 5780 6434 10
2 8 12 2 2 4755 5347 5846 10
1 2 8 1 4 2650 3189 3428 4
1 2 8 2 2 2637 3224 3436 4
1 4 24 1 4 3281 3881 4311 6
1 4 24 2 2 2963 3567 3919 6
8 1 1 1 16 13582 15237 14634 34
8 1 1 2 8 13743 16028 15894 34
3 2 4 1 4 5560 6244 6209 9
3 2 4 2 2 5717 6658 6741 12
表 12.   インテル® Stratix® 10デバイスのJESD204C IPリソース使用率
バリアント L M F FCLK_MULP WIDTH_MULP ALM ALUT ロジックレジスター M20K
TX 4 8 6 1 8 6865 6474 9253 2
4 8 6 2 4 7002 7084 10092 2
4 8 4 1 4 5398 5829 7708 2
4 8 4 2 2 6712 7445 10171 2
2 8 6 1 8 3944 3881 5369 2
2 8 6 2 4 4190 4310 6015 2
8 8 3 1 16 12601 11494 16877 2
8 8 3 2 8 13157 12746 18645 2
3 8 4 1 2 4405 4827 6344 2
3 8 4 2 1 5052 5638 7678 2
RX 2 8 12 1 4 5266 5827 6349 10
2 8 12 2 2 4819 5420 5944 10
1 2 8 1 4 2642 3204 3385 4
1 2 8 2 2 2672 3214 3484 4
1 4 24 1 4 3243 3837 4166 6
1 4 24 2 2 3027 3585 3914 6
8 1 1 1 16 13511 15225 14903 34
8 1 1 2 8 13344 15812 14891 34
3 2 4 1 4 5524 6228 6332 9
3 2 4 2 2 5751 6673 6966 12
レベル 2 の表題