JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

2.3. JESD204C Intel® FPGA IPの機能

JESD204C Intel® FPGA IP は、高速ポイントツーポイントシリアルインターフェイスの知的財産（IP）です。 JESD204C Intel® FPGA IP JESD204CプロトコルをサポートするIntelの最新のIPです。このIPは下位互換性がなく、JESD204Bプロトコルをサポートしていません。既存のJESD204Bを使用できます Intel® FPGA IP JESD204Bプロトコルをサポートします。

表 7.  に関する簡単な情報 JESD204C Intel® FPGA IP

Features

説明

プロトコル機能
  • JEDEC（Joint Electron Device Engineering Council）
  • デバイスサブクラス：
    • サブクラス0-確定的な遅延はありません。
    • サブクラス1-使用 SYSREF 決定論的レイテンシーをサポートするシグナル

コアの特長
  • 最大28.9Gbpsのデータレート インテル® Agilex™ そして インテル® Stratix® 10 （Eタイル）デバイス。
  • 単一または複数のレーン（リンクあたり最大16レーン）
  • E = 1〜256に基づくローカル拡張マルチブロッククロック（LEMC）カウンタ
  • シリアルレーンの調整と監視
  • レーン同期
  • マルチデバイス同期をサポートするモジュラーデザイン
  • MACとPHYのパーティショニング
  • 確定的レイテンシ・オプション
  • 64 66（エンコーダ）
  • スクランブルとデスクランブル
  • Avalon® 送信および受信データパス用のストリーミングインターフェイス
  • Avalon® 制御およびステータスレジスタ（CSR）用のメモリマップドインターフェイス
  • シミュレーションテストベンチの動的生成
  • 結合および非結合TXPMAモード
  • ECC M20KDCFIFOのオプションのサポート
  • 同期ヘッダー構成のオプション
    • CRC-12
    • スタンドアロンコマンドチャネル
制限 FECサポートなし

一般的なアプリケーション
  • 無線通信機器
  • 放送機器
  • 軍事機器
  • 医療機器
  • テストおよび計測：

サポートされるデバイス・ファミリ
  • インテル® Agilex™ そして インテル® Stratix® 10 （Eタイル）FPGAデバイス

デザインフロー・ツール
  • プラットフォーム・デザイナー のパラメータエディタ インテル® Quartus® Primeプロ・エディション デザインの作成とコンパイルのためのソフトウェア

  • タイミング・アナライザー の中に インテル® Quartus® Prime タイミング解析用ソフトウェア

  • ModelSim* - Intel® FPGA Standard Edition、 VCS* / VCS* MX、 NCSim、および Xcelium* デザインシミュレーションまたは合成のための並列シミュレータソフトウェア
レベル 2 の表題