JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

1. JESD204C Intel FPGAIPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 20.1
IPバージョン 1.1.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このユーザーガイドは、機能、アーキテクチャの説明、そしてJESD204C Intel® FPGA IPを使用して インテル® Stratix® 10および インテル® Agilex™ デバイスをインスタンス化する手順、およびデザインのガイドラインを提供します 。

対象とする訪問者

このドキュメントの対象は次のとおりです。

  • システムレベルのデザイン計画フェーズでIPを選択するデザインアーキテクト
  • IPをシステムレベルのデザインに統合する際のハードウェアデザイン者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に、JESDプロトコルに関連するその他のリファレンスドキュメントを示します。
表 1.  関連ドキュメント
参照 説明
JESD204C インテル® Agilex™ デザイン例ユーザーガイド インスタンス化する方法に関する情報を提供します JESD204C を使用したデザイン例 インテル® Agilex™ デバイス。
JESD204C インテル® Stratix® 10 デザイン例ユーザーガイド インスタンス化する方法に関する情報を提供します JESD204C を使用したデザイン例 インテル® Stratix® 10 デバイス。
JESD204B Intel® FPGA IP ユーザーガイド に関する情報を提供します JESD204B Intel® FPGA IP。
インテル® Agilex™ デバイスデータシート

このドキュメントでは、電気的特性、スイッチング特性、構成仕様、およびタイミングについて説明します。 インテル® Agilex™ デバイス。

インテル® Stratix® 10 デバイスデータシート の電気的特性、スイッチング特性、構成仕様、およびタイミングに関する情報を提供します インテル® Stratix® 10 デバイス
E-TileトランシーバーPHYユーザーガイド E-tileトランシーバーPHYに関する情報を提供します。

頭字語と用語集

表 2.  頭字語リスト
頭字語 拡張
LEMC ローカル拡張マルチブロッククロック
FC 最大クロックレート
ADC A/Dコンバーター
DAC デジタル-アナログ・コンバーター
DSP C32025DSPプロセッサー
TX トランスミッタ
RX レシーバ
DLL データリンク層
CSR コントロール・レジスターおよびステータスレジスターです。
CRU クロック・インターフェイスとリセット・インターフェイス
ISR 割り込みサービス・ルーチンのアクセラレーション
FIFO First-In First-Out
SERDES シリアライザ／デシリアライザ
ECC 誤り訂正コードのサポート
FEC Forward Error Correction＝順方向誤り訂正
SERR 単一エラー検出（ECCで、修正可能）
DERR 二重エラー検出（ECC、致命的）
PRBS 疑似ランダムバイナリシーケンス
MAC メディアアクセスコントローラ。 MACには、プロトコルサブレイヤー、トランスポートレイヤー、およびデータリンクレイヤーが含まれます。
PHY 物理層。 PHYには通常、物理層、SERDES、ドライバー、レシーバー、CDRが含まれます。
PCS 物理符号化副層
PMA Physical Medium Attachment＝フィジカル・メディア・アタッチメント
RBD 出力バッファ遅延
UI 単位間隔=シリアルビットの持続時間
ALM数 RXバッファ遅延最新レーン到着
RBDオフセット RXバッファ遅延リリースの機会
SH 同期ヘッダー
TL トランスポート層
表 3.  用語集リスト
用語 変更内容
コンバーターデバイス ADCまたはDACコンバーター
ロジックデバイス FPGAまたはASIC
Octets 64/66エンコーダーへの入力およびデコーダーからの出力として機能する8ビットのグループ
Nibble7 JESD204C仕様の基本作業単位である4ビットのセット
ブロック 64/66エンコーディングスキームによって生成された66ビットシンボル
ラインレート

シリアルリンクの実効データレート

レーンラインレート=（Mx Sx N'x 66/64 x FC）/ L
リンククロック

関連するパラレルデータは、64ビット/ 66ビットではなく128ビット/ 132ビットになります。

リンククロック=レーンラインレート/ 132。
フレーム フレームアラインメント信号を参照することにより、各オクテットの位置を識別できる連続したオクテットのセット。
フレームクロック フレームのレートで動作するシステムクロック。1x、2x、または4xのリンククロックである必要があります。
フレームクロックあたりのサンプル

クロックあたりのサンプル数、コンバーターデバイスのフレームクロック内の合計サンプル数。
LEMC レーン間および外部参照への拡張マルチブロックの境界を調整するために使用される内部クロック（SYSREF またはサブクラス1）。
サブクラス0 決定論的レイテンシーはサポートされていません。データは、受信機のレーン間デスキュー時にすぐにリリースする必要があります。
サブクラス1 を使用した決定論的レイテンシ SYSREF。
マルチポイントリンク 2つ以上のコンバーターデバイスとのデバイス間リンク。
64B/66Bエンコーダ 64ビットデータを66ビットにマップしてブロックを形成するラインコード。基本レベルのデータ構造は、2ビットの同期ヘッダーで始まるブロックです。
表 4.  シンボル
用語 変更内容
L コンバーターデバイスあたりのレーン数
M デバイスあたりの PLL 数
F 単一レーンのフレームあたりのオクテット数
S フレームサイクルごとに単一のコンバーターごとに送信されるサンプルの数
N コンバーターの解像度
N ユーザーデータ形式のサンプルあたりの合計ビット数
CS 変換サンプルあたりの制御ビット数
CF リンクごとのフレームクロック周期ごとの制御ワード数
HD 高密度ユーザーデータ形式
E 拡張マルチブロック内のマルチブロックの数
レベル 2 の表題