JESD204C インテル® FPGA IPユーザーガイド

ID 683108
日付 3/12/2021
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ドキュメント目次

3.1.2. フレームクロックとリンククロック

フレームクロック周波数は常に、リンククロック周波数にフレームクロック周波数乗数 (FCLK_MULP) を掛けたものに等しくなります。

フレームクロック周波数 = FCLK_MULP x リンククロック周波数となります。

JESD204C IPパラメーター・エディターを使用して、フレームクロック周波数乗数を設定できます。乗数の有効な値は、1、2、および4に制限されています。リンククロックとフレームクロックの関係が固定されているため、Avalon-STデータが常にストリーミングされるとは限りません。

フレームクロックとサンプリング・クロックに関係なく、デザイン全体で一貫性を保つために、リンククロックがタイミング・リファレンスとして使用されます。

IOPLLコアは、フレームクロックとリンククロックの両方を同じPLLから提供する必要があります。これは、これら2つのクロックがデザインで同期として扱われるためです。

JESD204C TXおよびRX IPの場合、j204c_txlclk_ctrl もしくは j204c_rxlclk_ctrl は、フレームクロックの立ち上がりエッジに揃えられたリンククロックの立ち上がりエッジの位相情報を提供します。

同様に、j204c_txfclk_ctrl もしくは j204c_rxfclk_ctrl は、リンククロックの立ち上がりエッジに揃えられたフレームクロックの立ち上がりエッジの位相情報を提供します。この追加のクロック位相情報は、フレームクロックとリンククロック間の転送を同期的に処理します。