1

入力

入力リファレンス・クロック0

1

入力

このクロックは、RXデータレートを132で割った値に等しくなります。と同じPLLから生成されます。 rxframe_clk。

と同じPLLから生成 rxlink_clk そして rxframe_clk。このクロックは、次の位相情報として機能します。 rxlink_clk 間のCDCを処理する rxlink_clk そして rxframe_clk。

1

入力

と同期 rxlink_clk。頻度は等しい、2倍、または4倍 rxlink_clk。と同じPLLから生成 rxlink_clk。

1

入力

と同じPLLから生成 rxlink_clk そして rxframe_clk。このクロックは、次の位相情報として機能します。 rxframe_clk 間のCDCを処理する rxlink_clk そして rxframe_clk。

1

入力

Avalon-MM インターフェイス管理クロック

1

入力

トランシーバー再構成クロック。デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

MACLLおよびTLのアクティブロー非同期リセット信号。

入力

PHYのアクティブロー非同期リセット信号。

入力

RXAvalon-MMインターフェイスのアクティブロー非同期リセット信号。

入力

トランシーバー再構成用のアクティブハイリセット信号。

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

L

入力

差動高速シリアル入力データ。クロックはシリアルデータストリームから回復されます。

L

入力

差動高速シリアル入力データ。クロックはシリアルデータストリームから回復されます。

適切にコンパイルするために、この信号をトップレベルのピン配置で接続する必要はありません。

L

Output

トランシーバーRX（レーンごと）の準備ができていることを示します。

L

Output

トランシーバーRXPMA（レーンごと）の準備ができていることを示します。

1

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

ceil（log2（L））+ 19

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

下位19ビットはアドレスを指定し、上位ビット（log2（L））はチャネルを指定します。 L = 1の場合、合計アドレスビットは常に19ビットです。

8

Output

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

8

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

j204c_reconfig_waitrequest

1

Output

ライト要求信号。

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべてのAvalon-MM信号を無視します。この信号は、読み取りまたは書き込みと組み合わせて使用する必要があります。 Avalon-MMバスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon-MMスレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、アドレス= 0はスレーブレジスタの最初の4バイトを選択し、アドレス= 4はスレーブレジスタスペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。

1

入力

この信号は、読み取り転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_rx_avs_readdata [31：0] 使用中の信号。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_rx_avs_writedata [31：0] 使用中の信号。

32

Output

読み取り転送に応答して、Avalon-MMスレーブからマスターに駆動される32ビットデータ。

1

Output

この信号は、Avalon-MMスレーブによってアサートされ、読み取りまたは書き込み要求に応答できないことを示します。ザ・ JESD204C Intel® FPGA IP この信号を0に結び付けて、アクセスサイクルのデータを返します。

M * S * WIDTH_MULP * N

Output

最小データ幅= M * S * N。 TLによって処理されるコンバーターサンプルを示します。

データ形式はビッグエンディアンです。

L = 1およびM * S * WIDTH_MULP * N = 128の場合、最初のオクテットはビット[127：120]にあり、2番目のオクテットはビット[119：112]にあり、最後のオクテットはビット[7：0]にあります。

複数のレーンがインスタンス化される場合、レーン0のデータは常に上位のM * S * WIDTH_MULP * Nビットデータレーンに配置され、次のレーンが続き、レーン0の最初のオクテット位置はMSBになります。

M * S * WIDTH_MULP * CS

Output

CSパラメータの一部として挿入された制御ビット。

1

Output

アプリケーション層へのデータが有効か無効かを示します。 RXコアのAvalon-STシンクインターフェイスはバックプレッシャをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_rx_avst_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

入力

アプリケーション層のAvalon-STシンクインターフェイスがデータを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cトランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

L

Output

前のマルチブロックでCRCエラーが検出されたときを示します。

L * n

Output

6/18ビットのユーザーコマンド（レーンごと）を示します。 rxlink_clk クロックレート。データ形式はビッグエンディアンです。

複数のレーンがインスタンス化される場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17：0]またはビット[5：0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

Output

リンク層からのコマンドが有効か無効かを示します。 j204c_rx_cmd_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

入力

トランスポート層またはアプリケーション層がコマンドを受け入れる準備ができていることを示します。アプリケーション層インターフェースは、JESD204Cリンク/トランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

Lまたは1

Output

パリティエラーが検出されたときを示します。

• シングルレーンモードを有効にした場合、幅は1です。
• シングルレーンモードを無効にした場合、幅はLです。

1

入力

SYSREF JESD204Cサブクラス1実装のシグナル。

サブクラス0モードの場合、この信号を0にタイオフします。

1

Output

マルチブロックの開始を示します。

1

Output

拡張マルチブロックの開始を示します。

1

Output

同期ヘッダーロックを示します。

1

Output

EMBロックを示します。

Output

内のすべてのレーンのすべてのEMBブロックが JESD204C IPインスタンスが調整されます。

1

Output

内のすべてのレーンが JESD204C IPインスタンスが調整されます。

入力

マルチリンク同期の場合は、 j204c_rx_dev_emblock_align すべてからの信号 JESD204C IPインスタンスをANDゲートに接続し、ANDゲート出力をこの信号に接続します。

1

入力

マルチリンク同期の場合は、 j204c_rx_dev_lane_align すべてからの信号 JESD204C IPインスタンスをANDゲートに接続し、ANDゲート出力をこの信号に接続します。

単一デバイスの場合は、 j204c_rx_dev_lane_align この信号に信号を戻します。

4

Output

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

2

Output

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

コンバータの分解能を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

1

Output

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

Output

LEMC期間。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

4

Output

0000：不正なモード

00x1：デスクランブラーが無効になっています。

001x：2ブロックループバックモードが有効になっています。

他の値は予約されています。

1

Output

の割り込みピン JESD204C Intel® FPGA IP。

エラーが検出されると、割り込みがアサートされます。を構成します rx_err_enable 割り込みをトリガーできるエラーのタイプを設定するために登録します。

入力

ビット10で2ブロックループバックモードが有効になっている場合、RXギアボックス出力と多重化 rx_2b_lben （オフセット0x0）デュプレックスセットアップ（同じ信号名）でTXコアに接続します。

L> 0の場合、このバスのLSBはレーン0にマップされます。MSBはレーンL-1にマップされます。

この信号はシンプレックスモードでのみ存在します。 IPがデュプレックスとして設定されている場合、パラレルループバックパスは内部でTXからRXに接続されます。

1

入力

このクロックは、RXデータレートを132で割った値に等しくなります。と同じPLLから生成されます。 rxframe_clk。

と同じPLLから生成 rxlink_clk そして rxframe_clk。このクロックは、次の位相情報として機能します。 rxlink_clk 間のCDCを処理する rxlink_clk そして rxframe_clk。

1

入力

と同期 rxlink_clk。頻度は等しい、2倍、または4倍 rxlink_clk。と同じPLLから生成 rxlink_clk。

1

入力

と同じPLLから生成 rxlink_clk そして rxframe_clk。このクロックは、次の位相情報として機能します。 rxframe_clk 間のCDCを処理する rxlink_clk そして rxframe_clk。

1

入力

Avalon-MM インターフェイス管理クロック

1

入力

MACLLおよびTLのアクティブロー非同期リセット信号。

入力

PHYのアクティブロー非同期リセット信号。

入力

RXAvalon-MMインターフェイスのアクティブロー非同期リセット信号。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべてのAvalon-MM信号を無視します。この信号は、読み取りまたは書き込みと組み合わせて使用する必要があります。 Avalon-MMバスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon-MMスレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、アドレス= 0はスレーブレジスタの最初の4バイトを選択し、アドレス= 4はスレーブレジスタスペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。

1

入力

この信号は、読み取り転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_rx_avs_readdata [31：0] 使用中の信号。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_rx_avs_writedata [31：0] 使用中の信号。

32

Output

読み取り転送に応答して、Avalon-MMスレーブからマスターに駆動される32ビットデータ。

1

Output

この信号は、Avalon-MMスレーブによってアサートされ、読み取りまたは書き込み要求に応答できないことを示します。ザ・ JESD204C Intel® FPGA IP この信号を0に結び付けて、アクセスサイクルのデータを返します。

M * S * WIDTH_MULP * N

Output

最小データ幅= M * S * N。 TLによって処理されるコンバーターサンプルを示します。

データ形式はビッグエンディアンです。

L = 1およびM * S * WIDTH_MULP * N = 128の場合、最初のオクテットはビット[127：120]にあり、2番目のオクテットはビット[119：112]にあり、最後のオクテットはビット[7：0]にあります。

複数のレーンがインスタンス化される場合、レーン0のデータは常に上位のM * S * WIDTH_MULP * Nビットデータレーンに配置され、次のレーンが続き、レーン0の最初のオクテット位置はMSBになります。

M * S * WIDTH_MULP * CS

Output

CSパラメータの一部として挿入された制御ビット。

1

Output

アプリケーション層へのデータが有効か無効かを示します。 RXコアのAvalon-STシンクインターフェイスはバックプレッシャをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_rx_avst_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

入力

アプリケーション層のAvalon-STシンクインターフェイスがデータを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cトランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

L

Output

前のマルチブロックでCRCエラーが検出されたときを示します。

L * n

Output

6/18ビットのユーザーコマンド（レーンごと）を示します。 rxlink_clk クロックレート。データ形式はビッグエンディアンです。

複数のレーンがインスタンス化される場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17：0]またはビット[5：0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

Output

リンク層からのコマンドが有効か無効かを示します。 j204c_rx_cmd_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

入力

トランスポート層またはアプリケーション層がコマンドを受け入れる準備ができていることを示します。アプリケーション層インターフェースは、JESD204Cリンク/トランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

Lまたは1

Output

パリティエラーが検出されたときを示します。

• シングルレーンモードを有効にした場合、幅は1です。
• シングルレーンモードを無効にした場合、幅はLです。

1

入力

SYSREF JESD204Cサブクラス1実装のシグナル。

サブクラス0モードの場合、この信号を0にタイオフします。

1

Output

マルチブロックの開始を示します。

1

Output

拡張マルチブロックの開始を示します。

1

Output

同期ヘッダーロックを示します。

1

Output

EMBロックを示します。

1

Output

このデバイスのすべてのレーンが整列していることを示します。

1

入力

マルチデバイス同期の場合は、 j204c_rx_dev_lane_align すべてのデバイスからANDゲートに信号を送り、ANDゲート出力をこの信号に接続します。

単一デバイスの場合は、 j204c_rx_dev_lane_align この信号に信号を戻します。

4

Output

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

2

Output

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

コンバータの分解能を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

1

Output

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

Output

LEMC期間。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

4

Output

0000：不正なモード

00x1：デスクランブラーが無効になっています。

001x：2ブロックループバックモードが有効になっています。

他の値は予約されています。

1

Output

の割り込みピン JESD204C Intel® FPGA IP。

エラーが検出されると、割り込みがアサートされます。を構成します rx_err_enable 割り込みをトリガーできるエラーのタイプを設定するために登録します。

入力

ビット10で2ブロックループバックモードが有効になっている場合、RXギアボックス出力と多重化 rx_2b_lben （オフセット0x0）デュプレックスセットアップ（同じ信号名）でTXコアに接続します。

L> 0の場合、このバスのLSBはレーン0にマップされます。MSBはレーンL-1にマップされます。

この信号はシンプレックスモードでのみ存在します。 IPがデュプレックスとして設定されている場合、パラレルループバックパスは内部でTXからRXに接続されます。