1

入力

このクロックは、TXデータレートを132で割った値に等しくなります。と同じPLLから生成されます。 txframe_clk。

1

入力

と同じPLLから生成 txlink_clk そして txframe_clk。このクロックは、次の位相情報として機能します。 txlink_clk 間のCDCを処理する txlink_clk そして txframe_clk。

1

入力

と同期 txlink_clk。頻度は等しい、2倍、または4倍 txlink_clk、フレームクロック周波数マルチプライヤパラメータで選択したオプションに基づきます。と同じPLLから生成 txlink_clk。 。

1

入力

と同じPLLから生成 txlink_clk そして txframe_clk。このクロックは、次の位相情報として機能します。 txframe_clk 間のCDCを処理する txlink_clk そして txframe_clk。

1

入力

Avalon-MM インターフェイス管理クロック

入力

トランシーバー再構成クロック。デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

MACLLおよびTLのアクティブロー非同期リセット信号。

入力

PHYのアクティブロー非同期リセット信号。

入力

TXAvalon-MMインターフェイスのアクティブロー非同期リセット信号。

入力

トランシーバー再構成用のアクティブハイリセット信号。デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

L

Output

差動高速シリアル出力データ。クロックはシリアルデータストリームに埋め込まれています。

L

Output

差動高速シリアル出力データ。クロックはシリアルデータストリームに埋め込まれています。

L

Output

トランシーバーTX（レーンごと）の準備ができていることを示します。

L

Output

トランシーバーのTXPMA（レーンごと）の準備ができていることを示します。

1

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

ceil（log2（L））+ 19

入力

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

下位19ビットはアドレスを指定し、上位ビット（log2（L））はチャネルを指定します。 L = 1の場合、合計アドレスビットは常に19ビットです。

8

Output

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

8

Output

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

j204c_reconfig_waitrequest

1

Output

ライト要求信号。

デュプレックスモードでは、TXとRXの両方が同じ再構成ピンを共有します。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべてのAvalon-MM信号を無視します。この信号は、読み取りまたは書き込みと組み合わせて使用する必要があります。 Avalon-MMバスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon-MMスレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、アドレス= 0はスレーブレジスタの最初の4バイトを選択し、アドレス= 4はスレーブレジスタスペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。この信号の幅と j204c_tx_avs_readdata [31：0] 両方の信号が存在する場合、信号は同じである必要があります。

1

入力

この信号は、読み取り転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_tx_avs_readdata [31：0] 使用中の信号。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_tx_avs_writedata [31：0] 使用中の信号。

32

Output

読み取り転送に応答して、Avalon-MMスレーブからマスターに駆動される32ビットデータ。

1

Output

この信号は、Avalon-MMスレーブによってアサートされ、読み取りまたは書き込み要求に応答できないことを示します。ザ・ JESD204C Intel® FPGA IP この信号を0に結び付けて、アクセスサイクルのデータを返します。

M * S * WIDTH_MULP * N

入力

最小データ幅= M * S * N。 TLによって処理されるコンバーターサンプルを示します。

データ形式はビッグエンディアンです。

L = 1およびM * S * WIDTH_MULP * N = 128の場合、最初のオクテットはビット[127：120]にあり、2番目のオクテットはビット[119：112]にあり、最後のオクテットはビット[7：0]にあります。

複数のレーンがインスタンス化される場合、レーン0のデータは常に上位のM * S * WIDTH_MULP * Nビットデータレーンに配置され、次のレーンが続き、レーン0の最初のオクテット位置はMSBになります。

入力

CSパラメータの一部として挿入される制御ビット。

1

入力

アプリケーション層からのデータが有効か無効かを示します。 TXコアのAvalon-STシンクインターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_tx_avst_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

Output

TXコアのAvalon-STシンクインターフェイスがデータを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cトランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

1

Output

リンク層がデータを受け入れる準備ができていることを示します。リンク層は、のアサート前の所定の時間にこの信号をアサートします。 j204c_tx_avst_ready 信号。

L * n

入力

6/18ビットのユーザーコマンド（レーンごと）を示します。 txlink_clk クロックレート。データ形式はビッグエンディアンです。

複数のレーンがインスタンス化される場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17：0]またはビット[5：0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

入力

アプリケーション層からのコマンドが有効か無効かを示します。 TXコアのAvalon-STシンクインターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_tx_cmd_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

Output

TXコアのAvalon-STシンクインターフェイスがコマンドを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cリンク/トランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

1

入力

SYSREF JESD204Cサブクラス1実装のシグナル。

サブクラス0モードの場合、この信号を0にタイオフします。

1

Output

マルチブロックの開始。

1

Output

拡張マルチブロックの開始。

4

Output

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用できます。

8

Output

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

2

Output

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

コンバータの分解能を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

1

Output

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

Output

DCLK周期

4

Output

0000：不正なモード

0001：スクランブラーが無効になっています

他の値は予約されています。

1

Output

の割り込みピン JESD204C Intel® FPGA IP。

エラーまたは同期要求が検出されると、割り込みがアサートされます。を構成します tx_err_enable 割り込みをトリガーできるエラーのタイプを設定するために登録します。

Output

TXギアボックスの前に132ビット幅のデータとして出力し、2ブロックループバック機能のためにRXコア（同じ信号名）に接続します。

L> 0の場合、このバスのLSBはレーン0にマップされます。MSBはレーンL–1にマップされます。

1

入力

このクロックは、TXデータレートを132で割った値に等しくなります。と同じPLLから生成されます。 txframe_clk。

1

入力

と同じPLLから生成 txlink_clk そして txframe_clk。このクロックは、次の位相情報として機能します。 txlink_clk 間のCDCを処理する txlink_clk そして txframe_clk。

1

入力

と同期 txlink_clk。頻度は等しい、2倍、または4倍 txlink_clk、フレームクロック周波数マルチプライヤパラメータで選択したオプションに基づきます。と同じPLLから生成 txlink_clk。 。

1

入力

と同じPLLから生成 txlink_clk そして txframe_clk。このクロックは、次の位相情報として機能します。 txframe_clk 間のCDCを処理する txlink_clk そして txframe_clk。

1

入力

Avalon-MM インターフェイス管理クロック

1

入力

このクロックは、TXデータレートを64で割った値に等しくなります。フレームまたはリンククロックと非同期です。

1

入力

MACLLおよびTLのアクティブロー非同期リセット信号。

入力

PHYのアクティブロー非同期リセット信号。

入力

TXAvalon-MMインターフェイスのアクティブロー非同期リセット信号。

1

入力

この信号が存在する場合、この信号がアサートされない限り、スレーブポートはすべてのAvalon-MM信号を無視します。この信号は、読み取りまたは書き込みと組み合わせて使用する必要があります。 Avalon-MMバスがチップセレクトをサポートしていない場合は、このポートを1に接続することをお勧めします。

10

入力

Avalon-MMスレーブの場合、各スレーブアクセスはバイトベースのオフセットに基づいています。たとえば、アドレス= 0はスレーブレジスタの最初の4バイトを選択し、アドレス= 4はスレーブレジスタスペースの次の4バイトを選択します。

32

入力

書き込み転送用の32ビットデータ。この信号の幅と j204c_tx_avs_readdata [31：0] 両方の信号が存在する場合、信号は同じである必要があります。

1

入力

この信号は、読み取り転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_tx_avs_readdata [31：0] 使用中の信号。

1

入力

この信号は、書き込み転送を示すためにアサートされます。これはアクティブハイ信号であり、 j204c_tx_avs_writedata [31：0] 使用中の信号。

32

Output

読み取り転送に応答して、Avalon-MMスレーブからマスターに駆動される32ビットデータ。

1

Output

この信号は、Avalon-MMスレーブによってアサートされ、読み取りまたは書き込み要求に応答できないことを示します。ザ・ JESD204C Intel® FPGA IP この信号を0に結び付けて、アクセスサイクルのデータを返します。

M * S * WIDTH_MULP * N

入力

最小データ幅= M * S * N。 TLによって処理されるコンバーターサンプルを示します。

データ形式はビッグエンディアンです。

L = 1およびM * S * WIDTH_MULP * N = 128の場合、最初のオクテットはビット[127：120]にあり、2番目のオクテットはビット[119：112]にあり、最後のオクテットはビット[7：0]にあります。

複数のレーンがインスタンス化される場合、レーン0のデータは常に上位のM * S * WIDTH_MULP * Nビットデータレーンに配置され、次のレーンが続き、レーン0の最初のオクテット位置はMSBになります。

入力

CSパラメータの一部として挿入される制御ビット。

1

入力

アプリケーション層からのデータが有効か無効かを示します。 TXコアのAvalon-STシンクインターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_tx_avst_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

Output

TXコアのAvalon-STシンクインターフェイスがデータを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cトランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

1

Output

リンク層がデータを受け入れる準備ができていることを示します。リンク層は、のアサート前の所定の時間にこの信号をアサートします。 j204c_tx_avst_ready 信号。

L * n

入力

6/18ビットのユーザーコマンド（レーンごと）を示します。 txlink_clk クロックレート。データ形式はビッグエンディアンです。

複数のレーンがインスタンス化される場合、レーン0のデータは常にデータの上位18ビットまたは6ビットに配置されます。レーンLはビット[17：0]またはビット[5：0]にあり、レーンLの最初のコマンドビット位置はビット[17]またはビット[5]です。

1

入力

アプリケーション層からのコマンドが有効か無効かを示します。 TXコアのAvalon-STシンクインターフェイスはバックプレッシャーをかけることができず、データがすべてのサイクルで常に有効であると想定しています。 j204c_tx_cmd_ready 信号がアサートされます。

• 0-データが無効です
• Data = valid;

1

Output

TXコアのAvalon-STシンクインターフェイスがコマンドを受け入れる準備ができていることを示します。 Avalon-STシンクインターフェイスは、JESD204Cリンク/トランスポート状態でこの信号をアサートします。 USER_DATA 段階。レディレイテンシは0です。

1

入力

SYSREF JESD204Cサブクラス1実装のシグナル。

サブクラス0モードの場合、この信号を0にタイオフします。

1

Output

マルチブロックの開始。

1

Output

拡張マルチブロックの開始。

4

Output

リンクのアクティブなレーンの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用できます。

8

Output

フレームあたりのオクテット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

8

Output

リンクのコンバーターの数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

2

Output

サンプルあたりの制御ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

コンバータの分解能を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

サンプルあたりの合計ビット数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

フレームサイクルごとのコンバーターごとのサンプル数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

1

Output

高密度データ形式を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

5

Output

リンクごとのフレームクロック周期ごとの制御ワード数を示します。トランスポート層は、この信号をコンパイル時パラメーターとして使用します。

Output

DCLK周期

4

Output

0000：不正なモード

0001：スクランブラーが無効になっています

他の値は予約されています。

1

Output

の割り込みピン JESD204C Intel® FPGA IP。

エラーまたは同期要求が検出されると、割り込みがアサートされます。を構成します tx_err_enable 割り込みをトリガーできるエラーのタイプを設定するために登録します。

Output

TXギアボックスの前に132ビット幅のデータとして出力し、2ブロックループバック機能のためにRXコア（同じ信号名）に接続します。

L> 0の場合、このバスのLSBはレーン0にマップされます。MSBはレーンL–1にマップされます。