JESD204C インテル® FPGA IPユーザーガイド

ID 683108
日付 3/12/2021
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ドキュメント目次

7. インターフェイス信号

ザ・ JESD204C Intel® FPGA IP 次のインターフェイスからの信号を使用します。

表 21.  インターフェイス
インターフェイス 説明
JESD204C PHYインターフェイスとの間のMAC
  • IPを使用すると、PHYのみ、MACのみ、またはMACとPHYの構成を生成できます。
  • PHYのみの生成は、MACとPHYの間にクリーンなインターフェイスを提供することです。これらの信号は、リンクとPHYの問題のデバッグに役立ちます。
  • PHYモードでは、トランシーバー内のPLLの数が少なくなります。これは、送信チャネルが一緒に生成されるときに結合され、必要なPLLが少なくなるためです。チャネルボンディングは、送信パスのレーン間のスキューも低減します。
MM(Avalon-Memory-Mapped)インターフェイス
  • IPは、Avalon-MMインターフェイスを使用して読み取りと書き込みを行います。 JESD204C メモリマップドシステムのIPスレーブコンポーネント。
  • Avalon-MM スレーブ・インターフェイス信号はコントロールおよびステータスレジスターへのアクセスを提供します。
  • Avalon-MMスレーブは、管理インターフェイスと呼ばれます。
  • Avalon-MMスレーブインターフェイスは、 JESD204C リンククロックおよびフレームクロックドメイン。
  • Avalon-MMスレーブインターフェイスを同期ドメインとして保持する場合 JESD204C リンククロックドメイン。ドメインが指定された最小および最大周波数内にある場合は、そうすることができます。 j204_tx_avs_clk または j204_rx_avs_clk
Avalon Streaming(Avalon-ST)インターフェイス
  • IPは、次のタイプのAvalon-ST信号を使用します。
    • Avalon-STデータインターフェイス。 txframe_clk そして rxframe_clk ドメイン。
    • Avalon-ST制御サンプルインターフェイス。 txframe_clk そして rxframe_clk ドメイン。
    • Avalon-STコマンドインターフェイス。 txlink_clk およびrxlink_clk ドメイン。
注: 未使用の信号はすべて終了する必要があります。