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3.1.1. デバイスクロック
コンバータデバイスでは、サンプリングクロックは通常デバイスクロックです。ザ・ JESD204C IPは、デバイスクロックを使用して、トランシーバーとコアロジックに必要な内部クロックを生成します。
のために JESD204C FPGAロジックデバイスのIPリンクでは、で提供されているオプションの1つを選択できます。 PLL / CDR基準クロック周波数 のパラメータ JESD204C IPパラメータエディタ。
シングルリファレンスクロックのデザインでは、デバイスクロックはトランシーバーのPLLリファレンスクロックとして使用され、コアPLLリファレンスクロックとしても使用されます。デュアル基準クロックデザインでは、デバイスクロックがコアPLL基準クロックとして使用され、もう一方の基準クロックがトランシーバーPLL基準クロックとして使用されます。
デバイスのクロック周波数は、データレートとレーンの総数によって異なります。 IPを生成すると、 インテル® Quartus® Primeプロ・エディション ソフトウェアは、選択に基づいてトランシーバーPLLとコアPLLに使用可能な基準周波数を提供します。
IOPLLに同じPLL基準クロックを使用して、リンククロックとフレームクロックを提供することもできます。 JESD204C MACコア。
サブクラス1アプリケーションの場合、 SYSREF 信号とFPGAへのデバイスクロックのトレース長は一致しています。