6. Intel® FPGA IPパラメーター
| パラメータ | 値 | 説明 |
|---|---|---|
| メイン タブ | ||
| Device family | インテル® Agilex™ インテル® Stratix® 10 （Eタイル） |
サポート インテル® Agilex™ そして インテル® Stratix® 10 Eタイルデバイス。 |
| JESD204C ラッパー |
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を選択 JESD204C ラッパー。
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| データ・パス |
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動作モードを選択します。この選択により、受信機と送信機のサポートロジックが有効または無効になります。
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| JESD204C サブクラス |
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を選択 JESD204C サブクラスモード。
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| Data rate |
5.0、-28.9 Gbps |
各レーンのレーンレートを設定します。最大速度は28.9Gbpsです。 参照する パフォーマンスとリソース使用率 詳細については。 |
| Transceiver Link Type |
Eタイル | デフォルトのオプションはEタイルです。 |
| ボンディングモード |
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ボンディングモードを設定します。
注: IPは、デバイスファミリと設定したレーン数に基づいて、ボンディングタイプを自動的に設定します。
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| PLL integer reference clock frequency |
Variable |
PLLまたはCDRのトランシーバー基準クロック周波数を設定します。選択できる周波数範囲は、データレートによって異なります。 |
| Enable dynamic reconfiguration | On |
このオプションは、動的なデータレート変更を有効にします。 |
| ネイティブPHYデバッグマスターエンドポイント（NPDME）を有効にする | On、Off | このオプションにより、トランシーバーのネイティブPHYIPコアに組み込みのネイティブPHYデバッグマスターエンドポイントを含めることができます。このエンドポイントは、トランシーバーネイティブPHYのAvalon-MMスレーブインターフェイスに内部的に接続し、トランシーバーの再構成スペースにアクセスできます。システムコンソールを使用して、JTAGを介して特定のテストおよびデバッグ機能を実行できます。 |
| Enable capability registers | On、Off | トランシーバー・チャネルのコンフィグレーションについての概略情報を提供するケーパビリティ・レジスターをイネーブルします。 |
| Set user-defined IP identifier | 0-255 |
機能レジスターが有効になっている時に、オフセットuser_identifierから読み取ることができ、ユーザー定義の数値識別子を設定します。 |
| コントロール・レジスターとステータスレジスターをイネーブルします。 | On、Off | エンベデッド・デバッグを介してPHYインターフェイスにステータス信号の読み出しとコントロール信号の書き込みをするために、ソフト・レジスターをイネーブルします。 |
| JESD204C Mountタブ | ||
| コンバーターデバイスあたりのレーン（L） |
1-16 |
シンボルあたりのビット数を設定します。 |
| デバイスあたりのコンバーター（M） |
1-32 |
シンボルあたりのビット数を設定します。 |
| フレームあたりのオクテット（F） |
1～256 |
フレームあたりのオクテット数は、F = M * N '* S /（8 * L）から導出されます。 |
| コンバーターの分解能（N） |
1-32 |
シンボルあたりのビット数を設定します。 |
| サンプルあたりの送信ビット数（N '） |
4-32 |
サンプルあたりの送信ビット数を設定します（ニブルグループのJESD204ワードサイズ）。
注: パラメータCFが0（制御ワードなし）に等しい場合、パラメータN 'はパラメータNとパラメータCSの合計以上である必要があります（N'≥N+ CS）。それ以外の場合、パラメーターN 'はパラメーターN以上である必要があります（N'≥N）。
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| フレームごとのコンバーターごとのサンプル（S） |
1-32 |
フレームごとのコンバーターごとに送信されるサンプルの数を設定します。 |
| 拡張マルチブロック内のマルチブロック（E） |
1-32 |
拡張マルチブロック内のマルチブロックの数を設定します。 |
| コントロール・ビット |
0-3 |
シンボルあたりのビット数を設定します。 |
| コントロール・ワードの仕様 |
0-31 |
リンクごとのフレームクロック周期ごとの制御ワード数を設定します。 |
| 高密度ユーザーデータ形式（HD） |
0-1 |
このオプションをオンにすると、データ形式が設定されます。このパラメーターは、サンプルをより多くのレーンに分割できるかどうかを制御します。
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| 同期ヘッダー構成（SH_CONFIG） |
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SHエンコーディング構成を設定します。
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| フレームクロック周波数逓倍器（FCLK_MULP） | 1、2、4 |
フレームクロック周波数逓倍器を選択します。
注:
フレームクロック周波数逓倍器が2の場合。 Intel 規定のFPGAファブリックスピードグレードで次のデータレートを使用することをお勧めします。
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| フレームデータ幅乗数（WIDTH_MULP） | 1, 2, 4, 8, 16 |
アプリケーション層とトランスポート層の間のデータ幅乗数を選択します。
注: 乗数の値は、M、N、S、およびFの構成に基づいて自動計算されます。リストから最小のデータ幅乗数値を選択します。他のデータ幅乗数値は許可されていません。
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| Enable TX data polarity inversion | 0、1、2 |
タイミングを改善するために、TXデータパスのパイプラインステージの数を選択します。通常、1または2の値を設定するには、追加のリソースが必要です。
注: 高いデータレートの場合、 Intel タイミングを良くするために、2つのパイプラインステージを挿入することをお勧めします。
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| TXギアボックス（送信機）でMLABDCFIFOを使用する | On、Off |
TXギアボックスで使用されるFIFOのタイプを選択します。デフォルトでは、ギアボックスはM20KFIFOを使用します。 MLAB FIFOを使用するには、このパラメーターを有効にします。 |
| TX LEMCオフセット（送信機） | 0-255 |
TXLEMCオフセットから SYSREF。デフォルトは0です。 |
| EMBエラーしきい値（レシーバー） | 1-8 |
EMBFSMのロックを解除して初期化状態に戻すためのEMBエラーしきい値。デフォルトは8です。 |
| SHエラーしきい値（レシーバー） | 1-16 |
ヘッダーエラーしきい値を同期して、SHFSMのロックを解除して初期化状態に戻します。デフォルトは16です。 |
| RX LEMCオフセット（レシーバー） | 0-255 |
RXLEMCオフセットから SYSREF。デフォルトは0です。 |
| RBDオフセット（レシーバー） | 0-511 |
サブクラス1で使用するためのElasticBuffer Releaseed Point（LEMCへの参照）。デフォルトは0です。 1つの完全なLEMC、N番号は、デスキューアライメントが達成されたときに弾性バッファー内のデータを解放するための（LEMC – N）サイクルを意味します。 |
| Enable RX data polarity inversion | On、Off |
オンにすると、タイミングを改善するためにRXデータパスにパイプラインステージが追加されます。このオプションを有効にするには、通常、追加のリソースが必要です。 |
| RXギアボックス（レシーバー）でMLABDCFIFOを使用する | On、Off |
RXギアボックスで使用されるFIFOのタイプを選択します。デフォルトでは、ギアボックスはM20KFIFOを使用します。このパラメーターを有効にすると、MLAB FIFOを使用して、タイミングとパフォーマンスが向上します。 |
| M20K DCFIFO（レシーバー）でECCを有効にする | On、Off |
M20KがFIFOとして使用されている場合は、オンにしてECC機能を有効にします。 |
| レーン極性属性 |
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レーン極性属性を読み取り専用（RO）にするか、読み取りと書き込み（RW）にするかを選択します。
RXにのみ適用されます。 |
| レーン極性検出を有効にする（レシーバー） | 16'h0–16'hFFFF |
各レーンの極性イネーブルステータスを表すビットを指定します。たとえば、LSBはレーン0を表し、LSB + 1はレーン1を表し、MSBはレーン15を表します。 この値は、指定するレーンの数によって異なります。 |
| 極性反転機能 | 16'h0–16'hFFFF | 各レーンの極性反転状態を表すビットを指定します。たとえば、LSBはレーン0を表し、LSB + 1はレーン1を表し、MSBはレーン15を表します。 この値は、指定するレーンの数によって異なります。 |
| シングルレーンモード（レシーバー） | On、Off |
を設定した場合にのみオンにします 同期ヘッダー構成 パラメータを スタンドアロンコマンドチャネル。 |
| マルチリンクモード（レシーバー） | On、Off |
複数の同期を実装する場合は、このパラメーターをオンにします JESD204C RXIPインスタンス。このパラメータをオンにすると、 j204c_rx_dev_emblock_align そして j204c_rx_alldev_emblock_align 信号が存在します。 IPは j204c_rx_dev_emblock_align そして j204c_rx_alldev_emblock_align と一緒に信号 j204c_rx_dev_lane_align そして j204c_rx_alldev_lane_align マルチデバイス同期を実現するための信号。 プロジェクトのmakefileについて詳しくは、受信機信号を参照してください。 |
| 構成とステータスレジスタ タブ | ||
| HDLの最適化 |
On、Off |
オンにすると、Avalon-MMインターフェイスを含むレジスタの使用が最適化されます。 |
注: 詳細については、 PMA適応 パラメータについては、を参照してください PMA適応 のセクション E-tileトランシーバーPHYユーザーガイド。