JESD204C インテル® FPGA IPユーザーガイド

ID 683108
日付 3/12/2021
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ドキュメント目次

5.1. JESD204C TXおよびRXリセットシーケンス

ザ・ JESD204C ベースコアとトランスポート層では、IPとトランシーバーのさまざまなリセットが必要です。コア内のすべてのリセットは非同期でアサートし、同期でデアサートします。

表 17.  リセット
リセット信号 クロックドメイン 説明

TX / RXリンクとフレームのリセット

j204c_tx_rst_n

j204c_rx_rst_n

TX / RXリンククロック
  • 設定フェーズが完了した後、リンクとフレームのリセットをディアサートできます。
  • このリセットがディアサートした後、 JESD204C IPは動作モードです。
TX / RXフレームクロック

TX/PHY Duplex

j204c_tx_phy_rst_n

j204c_rx_phy_rst_n

トランシーバNative PHYポート
  • トランシーバーは、PMAおよびPCSブロックをリセットするためにこのリセットを必要とします。
  • Intel このリセットがアサートされたら、リンクとフレームのリセットをアサートすることをお勧めします。

TX/AVS Duplex

j204c_tx_avs_rst_n

j204c_rx_avs_rst_n

TX / RXAvalon-CSR用のMMリセット

((j204c_tx_avs_clk/j204c_rx_avs_clk)。

  • このリセットは、構成およびステータスレジスタ(CSR)ブロックで構成されるAvalon-MMスレーブインターフェイス用です。
  • このリセットは、最初にディアサートする必要があります JESD204C IPリンクリセットとフレームリセットのディアサート。
  • このリセットがディアサートされた後、構成フェーズが開始されます。デフォルト以外の値が必要な場合は、CSRレジスタ値をプログラムできます。
  • Intel このリセットがアサートされたら、リンクとフレームのリセットをアサートすることをお勧めします。
図 7. TX RXリセット(xfifor)

以下の説明は、 図 7

  1. シーケンスは、TX / RXAVSリセットおよびTX / RXPHYリセットがディアサートされたときに開始されます。
  2. 構成フェーズでは、実行時のCSRパラメーターを構成できます。ただし、クロックサイクル数は重要ではありません。 j204c_tx_rst_n/j204c_rx_rst_n 主張されたままです。
  3. j204c_tx_rst_n/j204c_rx_rst_n 構成フェーズの後、PLLがロックされ、トランシーバーの準備ができたときにのみディアサートされます。内部的には、 JESD204C IP、 j204c_tx_rst_n/j204c_rx_rst_n それぞれのクロックドメインに同期します。あなたは主張することができます j204c_tx_rst_n/j204c_rx_rst_n 最初のディアサート後はいつでも、ただしディアサートするときは、構成フェーズが終了し、PLLがロックされ、トランシーバーの準備ができていることを確認してください。