JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

5.1. JESD204C TXおよびRXリセットシーケンス

ザ・ JESD204C ベースコアとトランスポート層では、IPとトランシーバーのさまざまなリセットが必要です。コア内のすべてのリセットは非同期でアサートし、同期でデアサートします。

表 17.  リセット
リセット信号 クロックドメイン 説明

TX / RXリンクとフレームのリセット

j204c_tx_rst_n

j204c_rx_rst_n

TX / RXリンククロック
  • 設定フェーズが完了した後、リンクとフレームのリセットをディアサートできます。
  • このリセットがディアサートした後、 JESD204C IPは動作モードです。
TX / RXフレームクロック

TX/PHY Duplex

j204c_tx_phy_rst_n

j204c_rx_phy_rst_n

トランシーバNative PHYポート
  • トランシーバーは、PMAおよびPCSブロックをリセットするためにこのリセットを必要とします。
  • Intel このリセットがアサートされたら、リンクとフレームのリセットをアサートすることをお勧めします。

TX/AVS Duplex

j204c_tx_avs_rst_n

j204c_rx_avs_rst_n

TX / RXAvalon-CSR用のMMリセット

（（j204c_tx_avs_clk/j204c_rx_avs_clk）。

  • このリセットは、構成およびステータスレジスタ（CSR）ブロックで構成されるAvalon-MMスレーブインターフェイス用です。
  • このリセットは、最初にディアサートする必要があります JESD204C IPリンクリセットとフレームリセットのディアサート。
  • このリセットがディアサートされた後、構成フェーズが開始されます。デフォルト以外の値が必要な場合は、CSRレジスタ値をプログラムできます。
  • Intel このリセットがアサートされたら、リンクとフレームのリセットをアサートすることをお勧めします。
図 7. TX RXリセット（xfifor）

以下の説明は、 図 7：

  1. シーケンスは、TX / RXAVSリセットおよびTX / RXPHYリセットがディアサートされたときに開始されます。
  2. 構成フェーズでは、実行時のCSRパラメーターを構成できます。ただし、クロックサイクル数は重要ではありません。 j204c_tx_rst_n/j204c_rx_rst_n 主張されたままです。
  3. j204c_tx_rst_n/j204c_rx_rst_n 構成フェーズの後、PLLがロックされ、トランシーバーの準備ができたときにのみディアサートされます。内部的には、 JESD204C IP、 j204c_tx_rst_n/j204c_rx_rst_n それぞれのクロックドメインに同期します。あなたは主張することができます j204c_tx_rst_n/j204c_rx_rst_n 最初のディアサート後はいつでも、ただしディアサートするときは、構成フェーズが終了し、PLLがロックされ、トランシーバーの準備ができていることを確認してください。
レベル 2 の表題