JESD204C インテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 683108
日付 3/12/2021
Public
ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

3.4. スクランブラとデスクランブラ

スクランブラーとデスクランブラーはどちらも128ビットの並列実装でデザインされており、スクランブル/デスクランブルの順序は最初のオクテットから始まり、MSBが最初になります。
図 4. スクランブルとデスクランブル

ザ・ JESD204C TXおよびRXIPコアは、各レーンに128ビットのパラレルスクランブラーを実装することでスクランブリングをサポートします。スクランブラーとデスクランブラーはにあります JESD204C Avalon-STインターフェースに接続するIPMAC。すべてのレーンのCSR構成を通じて、スクランブリングを有効または無効にできます。一部のレーンでスクランブリングが有効になっている混合モード操作は許可されていません。

スクランブル多項式は次のとおりです。

X58 + X39 + 1

デスクランブラーは58ビットで自己同期できます。スクランブラーシードのリセット値がコンバーターデバイスからFPGAロジックデバイスに異なる典型的なアプリケーションでは、正しいユーザーデータが1リンククロックでレシーバーに復元されます（128ビットアーキテクチャのため）。トランスポート層のPRBSパターンチェッカーは、常に最初の8オクテットのチェックを無効にする必要があります。 JESD204C RXIP。

レベル 2 の表題