JESD204C インテル® FPGA IPユーザーガイド

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ID 683108
日付 3/12/2021
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ドキュメント目次
ドキュメント目次 x
1. JESD204C Intel FPGAIPユーザーガイドについて 2. JESD204C Intel FPGA IPの概要 3. 機能の説明 4. 使用開始に際して 5. JESD204C Intel FPGAIPを使用したデザイン 6. Intel® FPGA IPパラメーター 7. インターフェイス信号 8. コントロール・レジスターおよびステータスレジスター 9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ 10. DMA Intel® FPGA IPユーザーガイドの改訂履歴
2. JESD204C Intel FPGA IPの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. JESD204C Intel® FPGA IPの機能 2.4. プリセット 2.5. パフォーマンスとリソース使用率
3. 機能の説明 x
3.1. クロック 3.2. ローカル拡張マルチブロック・クロック 3.3. CRCエンコーディングとデコーディング 3.4. スクランブラとデスクランブラ
3.1. クロック x
3.1.1. デバイスクロック 3.1.2. フレームクロックとリンククロック
3.2. ローカル拡張マルチブロック・クロック x
3.2.1. LEMCカウンター
4. 使用開始に際して x
4.1. インテルFPGA IPコアのインストールとライセンス取得 4.2. Intel® FPGA IP Evaluation Mode 4.3. IP Catalogとパラメーター・エディター 4.4. JESD204C IPのコンポーネント・ファイル 4.5. 新しい インテル® Quartus® Primeプロジェクトの作成 4.6. IPのパラメータ化と生成 4.7. デザインのコンパイル 4.8. FPGAデバイスのプログラミング
5. JESD204C Intel FPGAIPを使用したデザイン x
5.1. JESD204C TXおよびRXリセットシーケンス 5.2. コンフィグレーション・フェーズ 5.3. リンクの再初期化 5.4. SYSREF サンプリング 5.5. 割り込みとエラー処理 5.6. 確定的レイテンシー
5.5. 割り込みとエラー処理 x
5.5.1. TXおよびRXの割り込み設定 5.5.2. トップハーフのISRハンドラーの割り込み 5.5.3. 下半分のISRハンドラーの割り込み
7. インターフェイス信号 x
7.1. 送信機信号 7.2. 受信機信号
8. コントロール・レジスターおよびステータスレジスター x
8.1. トランスミッター・レジスター 8.2. レシーバ・レジスター
1. JESD204C Intel FPGAIPユーザーガイドについて
2. JESD204C Intel FPGA IPの概要
3. 機能の説明
4. 使用開始に際して
5. JESD204C Intel FPGAIPを使用したデザイン
6. Intel® FPGA IPパラメーター
7. インターフェイス信号
8. コントロール・レジスターおよびステータスレジスター
9. JESD204C Intel® FPGA IPユーザーガイドのアーカイブ
10. DMA Intel® FPGA IPユーザーガイドの改訂履歴

3.1. クロック

ザ・ JESD204C IPは、リンククロック（リンク層）とフレームクロック（トランスポート層）で実行されます。トランシーバーは、リンククロックドメインとシリアルクロックドメインで動作します。

表 13.   JESD204Cクロック
クロック信号 式 変更内容

TX / RXデバイスクロック

j204c_pll_refclk

CPLDの選択 デバイスクロックは、トランシーバーPLLおよびコアPLLへのPLL基準クロックです。

TX / RXリンククロック

j204c_txlink_clk

j204c_rxlink_clk

データ・レート/132 のタイミングリファレンス JESD204C IP。リンククロックは、64B / 66Bエンコーディング後に132ビットのデータバスドメインアーキテクチャで動作するため、ラインレートを132で割った値になります。

TX / RXフレームクロック

j204c_txframe_clk

j204c_rxframe_clk

（リンククロック周波数* FCLK_MULP）MHz JESD204C仕様に準拠したフレームクロック。フレームクロックは常にリンククロックの1倍、2倍、または4倍です。

。

TX / RX Avalon-MM（AVMM）クロック

j204c_tx_avs_clk

j204c_rx_avs_clk

— の構成クロック JESD204C Avalon-MMインターフェースを介したIP制御およびステータスレジスタ。このクロックは、他のすべてのクロックと非同期です。このクロックの周波数範囲は75〜125MHzです。

TX/PHY Duplex

j204c_txphy_clk

j204c_rxphy_clk

データ・レート/64

TXパスのトランシーバーパラレルクロックから内部的に生成されたPHYクロック、またはRXパスのCDRから生成されたリカバリクロック。
トランシーバー再構成クロック

j204c_reconfig_clk

— トランシーバー再構成クロック。このクロックの周波数範囲は100〜162MHzです。

セクションの内容
デバイスクロック
フレームクロックとリンククロック

レベル 2 の表題