AN 886: インテル® Agilex™ デバイスのデザイン・ガイドライン

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ID 683634
日付 1/07/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 2. システム仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアに関する考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システム仕様 x
2.1. デザインの仕様 2.2. インテル® Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの インテル® Agilex™ HPSの使用 2.8. システム仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 使用可能なHPS IPの評価 2.3.2. ソフトIPおよびI/Oインターフェイスの選択
2.3.2. ソフトIPおよびI/Oインターフェイスの選択 x
2.3.2.1. IPコア
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルおよびデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の集積度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの垂直移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. EMIFに関する考慮事項 5.4. Nios® II 5.5. トランシーバーのプランニング 5.6. リコンフィグレーション 5.7. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピン多重化デザインに関する考慮事項 5.1.6. HPS I/O設定: 制約およびドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGA-HPS間のインターフェイス接続 5.1.9. インテル® Agilex™ HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 x
5.1.3.1. HPSクロック・プランニング 5.1.3.2. 早期ピン・プランニングおよびI/Oアサインメントの解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能および接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に対するDirect to Factoryピンのサポート 5.1.3.5. 内部クロック 5.1.3.6. HPSペリフェラルのリセット管理
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMII InterfaceおよびRGMII PHY Interface RMII インターフェイス・クロッキング方式 ガイドライン: REF_CLK ソースの選択について詳しくは、Intel Agilex FPGA Data Sheet を参照してください。 ガイドライン: データ信号およびコントロール信号の配線遅延およびスキューを考慮して、HPS SoCデバイスのデータシートおよびPHYデータシートに指定されているとおりに、セットアップおよびホールドを確実に満たすようにします。 ガイドライン: REF_CLKソースがデューティー・サイクル要件を満たしていることを確認します。 RGMII I/Oピンのタイミング 送信パスのセットアップ/ホールド ガイドライン: インテル® Agilex™ デバイスからの TX_CLK の場合、1.8ns I/O遅延を導入して、RGMII仕様の1.0ns PHY 最小入力セットアップ/ホールド時間を満たすようにします。 受信パスのセットアップ/ホールド ガイドライン: PHYでRGMII-IDをサポートしていない場合は、 インテル® Agilex™ SoC HPS専用I/O、またはFPGA I/Oのコンフィグレーション可能な遅延要素を使用して、RX_DATA/CTL データ有効ウィンドウの中央に RX_CLK を配置します。 ガイドライン: 1000BASE-X PCSオプションを備えたTSE MAC IPでは、トランシーバーI/Oのオプションは提供されません。そのため、SGMII PHYインターフェイスを実装する際に インテル® Agilex™ HPS EMACインスタンスのFPGAトランシーバーI/Oを使用するには、PCS I/Oオプションに対して 「NONE」 を選択してください。そうするとTBIインターフェイスが提供されます。トランシーバーPHY IPは、個別にインスタンス化して、 インテル® Agilex™ デバイスで接続してください。 5.1.7.1.3. FPGA I/Oを介して接続したPHYインターフェイス 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGA-HPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. スタート地点として推奨されるHPS-to-FPGAインターフェイス・デザイン 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不能なデータアクセスの例
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロッキングおよびリセットデザインに関する考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン・アサインメントの作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングおよびI/O Assignment Analysis 5.2.2.3. I/O機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能のガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/O機能およびピン接続 x
5.2.2.3.1. I/Oシグナリング・タイプ 5.2.2.3.2. 選択可能な規格および柔軟性の高いI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. インテル® Agilex™ I/O機能
5.2.2.5. PLL機能のガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. EMIFに関する考慮事項 x
5.3.1. メモリー・インターフェイス 5.3.2. HPS EMIFデザインの考慮事項 5.3.3. FPGA EMIFデザインの考慮事項
5.3.2. HPS EMIFデザインの考慮事項 x
5.3.2.1. HPSからSDRAMへの接続に関する考慮事項 5.3.2.2. HPS EMIF I/Oの位置 5.3.2.3. HPSメモリーのデバッグ
6. ボードおよびソフトウェアに関する考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインのピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理およびデザイン 6.1.4. 温度管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスのパワーアップ 6.1.7. 電源ピンの接続および電源供給 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続および電源供給 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLボードのデザイン・ガイドライン 6.1.7.3. トランシーバー・ボードのデザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入およびリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. ダウンロード・ケーブル
6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレース・シグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグおよびトレース
6.3. ボードデザインのピン接続に関する考慮事項 x
6.3.1. インテル® Quartus® Primeのボード関連の設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベル・シミュレーションおよび高度なI/Oタイミング解析
6.3.1. インテル® Quartus® Primeのボード関連の設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスのリソース使用率レポート 7.3. インテル® Quartus® Primeのメッセージ 7.4. タイミング制約およびタイミング解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの保持およびコンパイル時間の短縮 7.7. インテル® Hyperflex™ でのデザイン 7.8. シミュレーション 7.9. 電力解析 7.10. 消費電力最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約およびタイミング解析 x
7.4.1. 推奨されるタイミング最適化およびタイミング解析のアサインメント
7.10. 消費電力最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化の手法 7.10.2. インテル® Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化の手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリーの消費電力削減 7.10.1.4. I/O消費電力のガイドライン
7.10.2. インテル® Quartus® Primeの消費電力最適化手法 x
7.10.2.1. Power Optimization Advisor
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. 使用アプリケーション向けオペレーティング・システムの選択 9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル 9.9. パートナーOSまたはRTOS用のソフトウェア開発プラットフォームのアセンブル 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストおよび検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. 使用アプリケーション向けオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型のマルチプロセッシング (SMPとAMP) モードの使用
9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン （GSRD） 9.8.2. ソースコード管理に関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションおよびHPS大容量ストレージの両方に対する単一のフラッシュの使用
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要
2. システム仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアに関する考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

5.1.7.1.2. RMII InterfaceおよびRGMII PHY Interface

RMII InterfaceとRGMII PHY Interfaceのどちらを使用するかを決定します。

RMII

RMIIでは、単一の集中システム同期50MHzクロックソース (REF_CLK) をすべてのポートの送信パスと受信パスの両方に対して使用します。これにより、システム・クロッキングが簡素化され、ポート密度の高いシステムでのピン数が少なくなります。これは、デザインでは、ポートごとの TX_CLK/RX_CLK ソース同期クロックペアではなく、シングル・ボード・オシレーターを使用できるからです。

RMIIでは、2ビット幅の送信および受信データパスを使用します。すべてのデータ信号およびコントロール信号は、REF_CLK の立ち上がりエッジに同期しています。RX_ER コントロール信号は使われません。10Mbpsモードでは、すべてのデータ信号およびコントロール信号が、10 REF_CLK クロックサイクルの間、有効に保持されます。

図 2. RMII MAC/PHY Interface

インターフェイス・クロッキング方式

EMACおよびRMII PHYでは、50MHz REF_CLK ソースを提供できます。HPS_OSC_CLK 入力などの既存のクロックリソースを使用して、内部PLLによってシステム・クロッキング・デザインをさらに簡素化し、クロックソースの追加の必要性を排除します。

このセクションでは、HPS EMACソースとPHYソースの両方の REF_CLK に対してシステムデザインを使った場合について説明します。

ガイドライン: REF_CLK ソースの選択について詳しくは、Intel Agilex FPGA Data Sheet を参照してください。

注: 選択したPHYの REF_CLK クロッキング方式が、使用しているアプリケーションでサポートされていることを確認してください。Intel Agilex FPGA Data Sheet で指定されている要件および使用上の考慮事項に注意してください。
次の2つの方法のいずれかを使用して REF_CLK をソーシングします。
  • HPSソースの REF_CLK
  • PHYソースの REF_CLK
図 3. HPSソースのREF_CLKこの方式では、EMACのHPS RMII I/O TX_CLK 出力をHPS RMII I/O RX_CLK とPHY REF_CLK の両方の入力に接続します。
図 4. PHYソースのREF_CLKこの方式では、PHYの REF_CLK 出力は、EMACのHPS RMII I/O RX_CLK 入力に接続します。EMACのHPS RMII I/O TX_CLK 出力は、未接続のままにします。PHYは、REF_CLK のソーシング機能がある場合は、通常、ソーシングできるようにピン・ブートストラップを介してコンフィグレーションされ、REF_CLK を生成するための外部クリスタルまたはクロック入力を必要とします。

RX_CLK の配線が、デイジーチェーン接続で、ソースからMACそしてPHYに、またはソースからPHYになっている場合、フライトタイムの違いを考慮する必要があります。これは、両方の REF_CLK ロードによるクロックの監視が、異なる時間に行われるためです。

ガイドライン: データ信号およびコントロール信号の配線遅延およびスキューを考慮して、HPS SoCデバイスのデータシートおよびPHYデータシートに指定されているとおりに、セットアップおよびホールドを確実に満たすようにします。

信号長の一致は必要ありません。ただし、例外として、信号長が24インチを超える場合は、データ遅延に対するクロック遅延を使用して、基本的なタイミング解析を実行してください。

周期は、50MHzの REF_CLK で20nsです。また、PHYの設定が10Mbpsモードか100Mbpsモードかにかかわらず、この周波数は変更されません。

HPS EMACのすべてのクロッキングのベースとなっているのは、RX_CLK です。そのため、REF_CLK の Tco および PCB のフライトタイムは、EMACまたはPHYからである場合は無視できます。最大12インチの一般的なボードトレースによって生じるフライトタイムは、わずか2nsです。また、RXD から RX_CLK への Tsu は、最低4nsです。これは、20nsの周期を十分に下回っています。

RXD 対 RX_CLK の2nsのホールド要件は、容易に満たすことができます。これは、TXD の Tco は、RX_CLK に対して、MACとPHYのいずれの場合でも2nsを上回るからです。 インテル® Agilex™ SoCデバイスの場合は、TXD の Tco は、RX_CLK に対して2nsから10nsです。

ガイドライン: REF_CLKソースがデューティー・サイクル要件を満たしていることを確認します。

REF_CLK には、ジッター仕様はありませんが、デューティー・サイクル要件は35% から65％ です。この要件を満たすのは、 インテル® Agilex™ SoCデバイスのPLL、およびGPIOのクロック出力、または特にHPS IPからの TX_CLK 信号のクロック出力です。

RGMII

RGMIIは、PHYレイヤーで10Mbps、100Mbps、および1000Mbpsの接続速度をサポートするため、最も一般的なインターフェイスです。

RGMIIでは、4ビット幅の送信データパスおよび受信データパスを使用し、そのいずれにも独自のソース同期クロックがあります。すべての送信データおよびコントロール信号は、TX_CLK にソース同期です。すべての受信データおよびコントロール信号は、RX_CLK にソース同期です。

すべてのスピードモードで、TX_CLK はMACから供給され、RX_CLK はPHYから供給されます。1000Mbpsモードでは、TX_CLK および RX_CLK は125MHzであり、Dual Data Rate (DDR) シグナリングが使用されます。10Mbpsおよび100Mbpsモードでは、TX_CLK および RX_CLK は、それぞれ2.5MHzおよび25MHzであり、立ち上がりエッジのSingle Data Rate (SDR) シグナリングが使用されます。

図 5. RGMII MAC/PHY Interface

I/Oピンのタイミング

このセクションでは、1000Mbpsモードでの要件を満たすという観点から、RGMIIインターフェイスのタイミングについて説明します。インターフェイスのタイミングマージンは、1000Mbpsモードの場合に最も厳しいので、ここで検討するのは、1000Mbpsの場合のみです。

125MHzでは周期は8nsですが、両方のエッジを使用するため、有効周期はわずか4nsです。TXとRXのバスは分離されており、またソース同期であるため、タイミングが簡素化されます。RGMII仕様では、CLK をレシーバーの DATA からいずれかの方向に最小1.0ns、最大2.6ns遅延させることを要求します。

つまり、TX_CLK は、MAC出力から PHY 入力まで遅延させる必要があります。また、RX_CLK は、PHY 出力から MAC 入力まで遅延させる必要があります。信号は、ソース同期して送信されます。範囲は、各方向に +/- 500ps RGMIIスキュー仕様です。これは、出力ピンでの測定値です。各方向に必要な最小遅延は1nsですが、 インテル® では、1.5nsから2.0nsの遅延をターゲットにして、大幅なタイミングマージンを確保することをお勧めします。

送信パスのセットアップ/ホールド

TX_CLK から TX_CTL および TXD[3:0] のセットアップとホールドのみが、送信に関係します。 インテル® Agilex™ I/Oによって、150ps刻みで最大2.25 nsの追加遅延が、出力に提供されます。具体的な値については、Intel Agilex FPGA Data Sheet を参照してください。この遅延のイネーブルには、 インテル® Quartus® PrimeのAssignment Editor内の出力遅延ロジックオプションを使用します。

ガイドライン: インテル® Agilex™ デバイスからの TX_CLK の場合、1.8ns I/O遅延を導入して、RGMII仕様の1.0ns PHY 最小入力セットアップ/ホールド時間を満たすようにします。

インテル® Agilex™ SoC HPS専用I/OおよびFPGA I/Oでは、150ps刻みで最大2.253 nsの出力遅延の追加をサポートします。具体的な値については、Intel Agilex FPGA Data Sheet を参照してください。HPS専用I/Oの使用時にMACの TX_CLK 出力に追加される遅延のコンフィグレーションは、HPS プラットフォーム・デザイナー IPコンポーネントですることができます。

受信パスのセットアップ/ホールド

受信タイミングの考慮には、RX_CLK から RX_CTL および RXD[3:0] のセットアップとホールドのみが必要です。 インテル® Agilex™ I/Oでは、最大2.25ns3 の追加遅延を入力に提供することができます。具体的な値については、Intel Agilex FPGA Data Sheet を参照してください。 インテル® Agilex™ デバイス入力の場合は、最大2.25ns3 のI/O遅延によって、RX_CLK に対してこのタイミングを達成することができます。このとき、PHY側またはボードトレース遅延側での他の考慮事項はありません。

ガイドライン: PHYでRGMII-IDをサポートしていない場合は、 インテル® Agilex™ SoC HPS専用I/O、またはFPGA I/Oのコンフィグレーション可能な遅延要素を使用して、RX_DATA/CTL データ有効ウィンドウの中央に RX_CLK を配置します。

HPS I/Oを使用している場合は、HPS プラットフォーム・デザイナー IPコンポーネントで RX_CLK の遅延のコンフィグレーションを行います。FPGA I/Oを使用している場合は、プロジェクト設定ファイル (.qsf) の入力遅延設定で RX_CLK 入力に遅延を追加します。

ガイドライン: 1000BASE-X PCSオプションを備えたTSE MAC IPでは、トランシーバーI/Oのオプションは提供されません。そのため、SGMII PHYインターフェイスを実装する際に インテル® Agilex™ HPS EMACインスタンスのFPGAトランシーバーI/Oを使用するには、PCS I/Oオプションに対して 「NONE」 を選択してください。そうするとTBIインターフェイスが提供されます。トランシーバーPHY IPは、個別にインスタンス化して、 インテル® Agilex™ デバイスで接続してください。

関連情報
3 この値は特性評価待ちです。
レベル 2 の表題