AN 886: インテル® Agilex™ デバイスのデザイン・ガイドライン

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ID 683634
日付 1/07/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 2. システム仕様 3. デバイスの選択 4. セキュリティーに関する考慮事項 5. デザインエントリー 6. ボードおよびソフトウェアに関する考慮事項 7. デザインの実装、解析、最適化、および検証 8. デバッグ 9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要 x
1.1. デザインフロー 1.2. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要の改訂履歴
2. システム仕様 x
2.1. デザインの仕様 2.2. インテル® Quartus® Prime 開発ソフトウェアのインストール 2.3. IPの選択 2.4. シミュレーション 2.5. デザインエントリーの準備 2.6. I/Oの概要 2.7. デバイスでの インテル® Agilex™ HPSの使用 2.8. システム仕様の改訂履歴
2.3. IPの選択 x
2.3.1. 使用可能なHPS IPの評価 2.3.2. ソフトIPおよびI/Oインターフェイスの選択
2.3.2. ソフトIPおよびI/Oインターフェイスの選択 x
2.3.2.1. IPコア
2.5. デザインエントリーの準備 x
2.5.1. コーディング・スタイルおよびデザインに関する推奨事項 2.5.2. プラットフォーム・デザイナー
3. デバイスの選択 x
3.1. デバイスバリアント 3.2. PLLおよびクロック配線 3.3. ロジック、メモリー、および乗算器の集積度 3.4. I/Oピン数、LVDS SERDESチャネル、およびパッケージの種類 3.5. スピードグレード 3.6. デバイスの垂直移行 3.7. デバイスの選択の改訂履歴
4. セキュリティーに関する考慮事項 x
4.1. セキュリティーに関する考慮事項の改訂履歴
5. デザインエントリー x
5.1. SoCデバイスのデザインエントリー 5.2. FPGAのみで構成されるデバイスのデザインエントリー 5.3. EMIFに関する考慮事項 5.4. Nios® II 5.5. トランシーバーのプランニング 5.6. リコンフィグレーション 5.7. デザインエントリーの改訂履歴
5.1. SoCデバイスのデザインエントリー x
5.1.1. ファイアウォールのプランニング 5.1.2. ブートとコンフィグレーションに関する考慮事項 5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 5.1.4. リセット・コンフィグレーション 5.1.5. HPSピン多重化デザインに関する考慮事項 5.1.6. HPS I/O設定: 制約およびドライブ強度 5.1.7. HPSインターフェイスのデザイン・ガイドライン 5.1.8. FPGA-HPS間のインターフェイス接続 5.1.9. インテル® Agilex™ HPSコンポーネントの実装
5.1.2. ブートとコンフィグレーションに関する考慮事項 x
5.1.2.1. HPSブートオプションの選択 5.1.2.2. コンフィグレーション・ソース 5.1.2.3. リモート・システム・アップデート (RSU)
5.1.3. HPSクロッキングおよびリセットデザインに関する考慮事項 x
5.1.3.1. HPSクロック・プランニング 5.1.3.2. 早期ピン・プランニングおよびI/Oアサインメントの解析 5.1.3.3. HPSクロック、リセット、PoRのピン機能および接続 5.1.3.4. リモート・システム・アップデート (RSU) 機能に対するDirect to Factoryピンのサポート 5.1.3.5. 内部クロック 5.1.3.6. HPSペリフェラルのリセット管理
5.1.4. リセット・コンフィグレーション x
5.1.4.1. HPSペリフェラルのリセット管理 5.1.4.2. システムリセットに関する考慮事項
5.1.7. HPSインターフェイスのデザイン・ガイドライン x
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 5.1.7.2. USBインターフェイスのデザイン・ガイドライン 5.1.7.3. SD/MMCおよびeMMCカード・インターフェイスのデザイン・ガイドライン 5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン 5.1.7.5. UARTインターフェイスのデザイン・ガイドライン 5.1.7.6. I2Cインターフェイスのデザイン・ガイドライン
5.1.7.1. PHYインターフェイスの選択に関するデザインの考慮事項 x
5.1.7.1.1. HPS EMAC PHYインターフェイス 5.1.7.1.2. RMII InterfaceおよびRGMII PHY Interface 5.1.7.1.3. FPGA I/Oを介して接続したPHYインターフェイス 5.1.7.1.4. デバイスドライバーの可用性の考慮 5.1.7.1.5. MDIO 5.1.7.1.6. シグナル・インテグリティー
5.1.7.4. フラッシュ・インターフェイスのデザイン・ガイドライン x
5.1.7.4.1. NANDフラッシュ・インターフェイスのデザイン・ガイドライン
5.1.8. FPGA-HPS間のインターフェイス接続 x
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 5.1.8.2. 推奨されるシステムトポロジー 5.1.8.3. スタート地点として推奨されるHPS-to-FPGAインターフェイス・デザイン 5.1.8.4. ブリッジのコンフィグレーションおよび使用方法に関する情報
5.1.8.1. HPSメモリーマップド・インターフェイスの概要 x
5.1.8.1.1. HPS-to-FPGA ブリッジ 5.1.8.1.2. Lightweight HPS-to-FPGA ブリッジ 5.1.8.1.3. FPGA-to-HPSブリッジ 5.1.8.1.4. インターフェイス帯域幅
5.1.8.2. 推奨されるシステムトポロジー x
5.1.8.2.1. システムレベルのキャッシュ・コヒーレンシー 5.1.8.2.2. HPSからFPGAファブリックへのアクセス 5.1.8.2.3. MPUとFPGAのデータ共有 5.1.8.2.4. FPGAからのキャッシュ可能なデータアクセスおよびキャッシュ不能なデータアクセスの例
5.2. FPGAのみで構成されるデバイスのデザインエントリー x
5.2.1. クロッキングおよびリセットデザインに関する考慮事項 5.2.2. I/Oおよびクロックのプランニング
5.2.2. I/Oおよびクロックのプランニング x
5.2.2.1. FPGAピン・アサインメントの作成 5.2.2.2. FPGAデバイスの早期ピン・プランニングおよびI/O Assignment Analysis 5.2.2.3. I/O機能およびピン接続 5.2.2.4. クロックおよびPLLの選択 5.2.2.5. PLL機能のガイドライン 5.2.2.6. クロック・コントロール機能 5.2.2.7. I/O同時スイッチング・ノイズ
5.2.2.3. I/O機能およびピン接続 x
5.2.2.3.1. I/Oシグナリング・タイプ 5.2.2.3.2. 選択可能な規格および柔軟性の高いI/Oバンク 5.2.2.3.3. 兼用ピンおよび特殊ピンの接続 5.2.2.3.4. インテル® Agilex™ I/O機能
5.2.2.5. PLL機能のガイドライン x
5.2.2.5.1. クロック・フィードバック・モード 5.2.2.5.2. クロック出力
5.3. EMIFに関する考慮事項 x
5.3.1. メモリー・インターフェイス 5.3.2. HPS EMIFデザインの考慮事項 5.3.3. FPGA EMIFデザインの考慮事項
5.3.2. HPS EMIFデザインの考慮事項 x
5.3.2.1. HPSからSDRAMへの接続に関する考慮事項 5.3.2.2. HPS EMIF I/Oの位置 5.3.2.3. HPSメモリーのデバッグ
6. ボードおよびソフトウェアに関する考慮事項 x
6.1. システムおよびボードの早期プランニング 6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン 6.3. ボードデザインのピン接続に関する考慮事項 6.4. ボードに関する考慮事項の改訂履歴
6.1. システムおよびボードの早期プランニング x
6.1.1. SmartVID 6.1.2. インテル® FPGA Power and Thermal Calculator 6.1.3. 熱管理およびデザイン 6.1.4. 温度管理のための温度検知 6.1.5. 電圧センサー 6.1.6. デバイスのパワーアップ 6.1.7. 電源ピンの接続および電源供給 6.1.8. デバイス・コンフィグレーションのプランニング
6.1.7. 電源ピンの接続および電源供給 x
6.1.7.1. デカップリング・コンデンサー 6.1.7.2. PLLボードのデザイン・ガイドライン 6.1.7.3. トランシーバー・ボードのデザイン・ガイドライン
6.1.8. デバイス・コンフィグレーションのプランニング x
6.1.8.1. デバイスの電源再投入およびリコンフィグレーション 6.1.8.2. コンフィグレーション・スキームの選択 6.1.8.3. コンフィグレーション機能 6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 6.1.8.5. コンフィグレーション・ピンの接続
6.1.8.2. コンフィグレーション・スキームの選択 x
6.1.8.2.1. シリアル・コンフィグレーション・デバイス 6.1.8.2.2. ダウンロード・ケーブル
6.1.8.4. インテル® Quartus® Primeコンフィグレーション設定 x
6.1.8.4.1. オプションのコンフィグレーション・ピン 6.1.8.4.2. 兼用コンフィグレーション・ピン
6.1.8.5. コンフィグレーション・ピンの接続 x
6.1.8.5.1. コンフィグレーション・ピンの電圧レベル 6.1.8.5.2. クロック・トレース・シグナル・インテグリティー 6.1.8.5.3. JTAGピン 6.1.8.5.4. MSELコンフィグレーション・モード・ピン 6.1.8.5.5. その他のコンフィグレーション・ピン
6.2. インテル® Agilex™ SoC FPGAのボード・デザイン・ガイドライン x
6.2.1. HPSのバウンダリー・スキャン 6.2.2. エンベデッド・ソフトウェアのデバッグおよびトレース
6.3. ボードデザインのピン接続に関する考慮事項 x
6.3.1. インテル® Quartus® Primeのボード関連の設定 6.3.2. シグナル・インテグリティーに関する考慮事項 6.3.3. ボードレベル・シミュレーションおよび高度なI/Oタイミング解析
6.3.1. インテル® Quartus® Primeのボード関連の設定 x
6.3.1.1. 未使用ピン
6.3.2. シグナル・インテグリティーに関する考慮事項 x
6.3.2.1. 高速ボードデザイン 6.3.2.2. 電圧リファレンス・ピン 6.3.2.3. 同時スイッチング・ノイズ 6.3.2.4. I/O終端
7. デザインの実装、解析、最適化、および検証 x
7.1. 合成ツールの選択 7.2. デバイスのリソース使用率レポート 7.3. インテル® Quartus® Primeのメッセージ 7.4. タイミング制約およびタイミング解析 7.5. エリアおよびタイミングの最適化 7.6. パフォーマンスの保持およびコンパイル時間の短縮 7.7. インテル® Hyperflex™ でのデザイン 7.8. シミュレーション 7.9. 電力解析 7.10. 消費電力最適化 7.11. デザインの実装、解析、最適化、および検証の改訂履歴
7.4. タイミング制約およびタイミング解析 x
7.4.1. 推奨されるタイミング最適化およびタイミング解析のアサインメント
7.10. 消費電力最適化 x
7.10.1. デバイスおよびデザインの消費電力最適化の手法 7.10.2. インテル® Quartus® Primeの消費電力最適化手法
7.10.1. デバイスおよびデザインの消費電力最適化の手法 x
7.10.1.1. デバイスのスピードグレード 7.10.1.2. クロック消費電力の管理 7.10.1.3. メモリーの消費電力削減 7.10.1.4. I/O消費電力のガイドライン
7.10.2. インテル® Quartus® Primeの消費電力最適化手法 x
7.10.2.1. Power Optimization Advisor
8. デバッグ x
8.1. オンチップデバッグの概要 8.2. オンチップ・デバッグ・ツール 8.3. デバッグの改訂履歴
8.1. オンチップデバッグの概要 x
8.1.1. デバッグツールのプランニング・ガイドライン
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン x
9.1. 概要 9.2. ゴールデン・ハードウェア・リファレンス・デザイン (GHRD) 9.3. ソフトウェア要件の定義 9.4. ソフトウェア・アーキテクチャーの定義 9.5. ソフトウェア・ツールの選択 9.6. ブートローダー・ソフトウェアの選択 9.7. 使用アプリケーション向けオペレーティング・システムの選択 9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル 9.9. パートナーOSまたはRTOS用のソフトウェア開発プラットフォームのアセンブル 9.10. ドライバーに関する考慮事項 9.11. ブートとコンフィグレーションに関する考慮事項 9.12. システムリセットに関する考慮事項 9.13. フラッシュに関する考慮事項 9.14. アプリケーションの開発 9.15. テストおよび検証 9.16. エンベデッド・ソフトウェアのデザイン・ガイドラインの改訂履歴
9.5. ソフトウェア・ツールの選択 x
9.5.1. ソフトウェア・ビルド・ツールの選択 9.5.2. ソフトウェア・デバッグ・ツールの選択 9.5.3. ソフトウェア・トレース・ツールの選択
9.7. 使用アプリケーション向けオペレーティング・システムの選択 x
9.7.1. Linux*またはRTOSの使用 9.7.2. ベアメタル・フレームワークとしてのブートローダーの使用 9.7.3. 対称型および非対称型のマルチプロセッシング (SMPとAMP) モードの使用
9.8. Linux*用のソフトウェア開発プラットフォームのアセンブル x
9.8.1. Linux*向けゴールデン・システム・リファレンス・デザイン （GSRD） 9.8.2. ソースコード管理に関する考慮事項
9.11. ブートとコンフィグレーションに関する考慮事項 x
9.11.1. コンフィグレーション・ソース 9.11.2. コンフィグレーション・フラッシュ 9.11.3. コンフィグレーション・クロック 9.11.4. HPSブートオプションの選択 9.11.5. HPSブートソース 9.11.6. リモート・システム・アップデート (RSU)
9.13. フラッシュに関する考慮事項 x
9.13.1. フラッシュのプログラミング手法 9.13.2. FPGAコンフィグレーションおよびHPS大容量ストレージの両方に対する単一のフラッシュの使用
1. インテル® Agilex™ デバイスのデザイン・ガイドラインの概要
2. システム仕様
3. デバイスの選択
4. セキュリティーに関する考慮事項
5. デザインエントリー
6. ボードおよびソフトウェアに関する考慮事項
7. デザインの実装、解析、最適化、および検証
8. デバッグ
9. インテル® Agilex™ SoC FPGA向けエンベデッド・ソフトウェアのデザイン・ガイドライン

6.1.8.5.3. JTAGピン

表 72.  JTAGピンのチェックリスト
番号 チェック欄 チェックリストの項目
1   JTAGピンは、使用していない場合は、安定した電圧レベルに接続します。

JTAGコンフィグレーションは、他のすべてのコンフィグレーション・スキームより優先されるため、JTAGインターフェイスを使用しない場合は、コンフィグレーション中にJTAGピンをフローティングまたはトグルしたままにしないでください。JTAGインターフェイスを使用する場合は、次のガイドラインに従ってください。

JTAGピンの接続

表 73.  JTAGピンの接続のチェックリスト
番号 チェック欄 チェックリストの項目
1   JTAGピンをダウンロード・ケーブル・ヘッダーに正しく接続します。ピンの順序が逆になっていないことを確認します。
2   パワーアップ時にJTAGステートマシンをディスエーブルするには、TCK ピンを抵抗を介してLowに引き下げ、予期しない立ち上がりエッジが TCK ピンで発生しないようにします。
3   TMS ピンおよび TDI ピンを抵抗を介してHighに引き上げます。

JTAGモードで動作するデバイスでは、TDI 、TDO 、TMS 、および TCK の必要なピン4つを使用します。TCK ピンには弱い内部プルダウン抵抗があり、TDI ピンと TMS ピンには弱い内部プルアップ抵抗があります。

チェーン内にデバイスが1つ以上ある場合、1つのデバイスの TDO ピンをチェーン内の次のデバイスの TDI ピンに接続します。

コンフィグレーション、ユーザーモード、またはパワーアップ時のJTAGピンのノイズが原因で、デバイスが未定義のステートまたはモードになることがあります。

ダウンロード・ケーブルの動作電圧

表 74.  ダウンロード・ケーブルの動作電圧のチェックリスト
番号 チェック欄 チェックリストの項目
1   ダウンロード・ケーブルはデバイスのJTAGピンとインターフェイス接続するため、ダウンロード・ケーブルとJTAGピンの電圧に互換性があることを確認します。

動作電圧のインテル・ダウンロード・ケーブルへの供給は、ターゲットボードから10ピンヘッダーを介して行われ、それによりダウンロード・ケーブルの動作電圧レベルが決まります。

インテル® Agilex™ デバイスのJTAGピンは、VCCIO_SDM によってパワーアップされます。異なるVCCIO レベルのデバイスを含むJTAGチェーンでは、デバイスJTAG入力ピンのVIL max、VIH min、および最大VI 仕様の違反がないことを確認します。デバイス間のレベルシフターが、デバイスの入力ピンの電圧仕様を満たすために必要になる場合があります。

JTAG信号のバッファリング

表 75.  JTAG信号のバッファリングのチェックリスト
番号 チェック欄 チェックリストの項目
1   JTAG信号のバッファリングを推奨事項に従って行います。特にコネクターに対してや、ケーブルが3つ以上のデバイスを駆動する場合はそうしてください。
2   デバイスがコンフィグレーション・チェーンにある場合は、チェーン内のすべてのデバイスが正しく接続されていることを確認します。

JTAGチェーンへのバッファー追加の必要性は、JTAGシグナル・インテグリティー、特に TCK 信号に依存します。これは、信号がJTAGクロックであり、最も速いスイッチングJTAG信号であるためです。インテルでは、信号のバッファリングをコネクターで行うことをお勧めしています。これは、ケーブルとボードコネクターでは、伝送経路が不良になり、信号にノイズが入る傾向があるためです。コネクターでの初期バッファリング後は、バッファーの追加をチェーンが長くなるたびに、または信号がボードコネクターを通過するたびに行います。

ケーブルで3つ以上のデバイスを駆動する場合は、JTAG信号をケーブルコネクターでバッファリングして、信号の劣化を防ぎます。これは、ボードレイアウト、負荷、コネクター、ジャンパー、およびボード上のスイッチによっても異なります。JTAG信号のインダクタンスまたはキャパシタンスに影響するものがボードに追加されると、バッファーがチェーンに追加される可能性が高まります。

各バッファーで駆動する負荷は、パラレルに駆動する TCK 信号と TMS 信号に対して8個以下にしてください。パスにジャンパーまたはスイッチを追加する場合は、負荷の数を減らします。

レベル 2 の表題