AN 886: インテル® Agilex™ デバイスのデザイン・ガイドライン

ID 683634
日付 1/07/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次

5.3.1. メモリー・インターフェイス

表 40.  メモリー・インターフェイスのチェックリスト
番号 チェック欄 チェックリストの項目
1   外部メモリー・インターフェイス・ インテル® Agilex™ コアを各メモリー・インターフェイスに対して使用します。また、Intel Agilex FPGA External Memory Interface Overview および外部メモリー・インターフェイスIP - サポートセンター のウェブページにある接続のガイドラインおよび制限事項に従います。
2   特定のバンクでは、ほとんどのメモリーピンが、専用の場所に結びつけられています。ピン割り当てについては、 インテル® Agilex™ デバイスファミリー・ピン接続ガイドライン、およびIntel External Memory Interface Pin Information を参照してください。

インテル® Agilex™ デバイスの効率的なアーキテクチャーでは、幅広い外部メモリー・インターフェイスを迅速かつ簡単に適合させるために、小型のモジュラーI/Oバンクを使用します。 インテル® Agilex™ FPGAによるDDR外部メモリーのサポートは、トランシーバーをサポートしていないデバイスの全側面の任意のI/Oバンクで可能です。

自己較正型外部メモリー・インターフェイスIPコアは最適化され、 インテル® Agilex™ I/O構造を活用するようになっています。外部メモリー・インターフェイスIPコアを使用すると、外部メモリー・インターフェイス機能を設定し、物理インターフェイス (PHY) をシステムに最適な形でセットアップするのに役立ちます。インテルのメモリー・コントローラー・インテルFPGA IPの機能を使用すると、外部メモリー・インターフェイスIPコアが自動でインスタンス化されます。デバイスに複数のメモリー・インターフェイスをデザインする際にインテルFPGA IP コアを使用する場合は、一度デザインしてから複数回インスタンス化するのではなく、インスタンスごとに固有のインターフェイスを生成すると良好な結果が保証されます。

データストローブDQSおよびデータDQピンの位置は、 インテル® Agilex™ デバイスで固定です。デバイスのピン配置をデザインする前に、Intel Agilex FPGA External Memory Interface Overview のメモリー・インターフェイスのガイドラインを参照して、上述の信号およびその他のメモリー関連信号の接続に関する詳細かつ重要な制限事項を確認してください。

外部メモリー・インターフェイスIPコアでサポートされていないプロトコルを実装するには、PHY Lite for Parallel Interfaces Intel Agilex FPGA IPコアを使用します。

アドレスバンクおよびコマンドバンク内のアドレスピンおよびコマンドピンは、固定ピン配置方式に従わなければなりません。これは、IPコアで生成された <variation_name>_readme.txt ファイルで定義されています。ピン配置方式は、メモリー・インターフェイスのトポロジーによって異なります。ピン配置方式は、ハードウェア要件であり、従う必要があります。アドレスピンおよびコマンドピンの実装には3レーンが必要な方式と、4レーンが必要な方式があります。