インテル® Agilex™ ハード・プロセッサー・システム・コンポーネント・リファレンス・マニュアル

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ID 683581
日付 8/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要 x
1.1. Cortex*-A53 MPCore* プロセッサー 1.2. CoreSight* デバッグ・コンポーネント 1.3. インターコネクト 1.4. FPGAブリッジ 1.5. メモリー・コントローラー 1.6. サポート・ペリフェラル 1.7. HPSコンポーネントの概要の改訂履歴
1.6. サポート・ペリフェラル x
1.6.1. インターフェイス・ペリフェラル 1.6.2. オンチップメモリー
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション x
2.1. HPSコンポーネントのパラメーター化 2.2. FPGA Interfaces 2.3. HPS Clocks and Resets 2.4. HPS EMIF 2.5. I/O Delays 2.6. Pin MUX and Peripherals 2.7. HPSコンポーネントの生成およびコンパイル 2.8. アドレス・スパン・エクステンダー・コンポーネントの使用 2.9. HPSコンポーネントのコンフィグレーションの改訂履歴
2.2. FPGA Interfaces x
2.2.1. General Interfaces 2.2.2. HPS-FPGA AXI Bridges 2.2.3. HPS Boot Source 2.2.4. DMA Controller Interface 2.2.5. Interrupts
2.2.1. General Interfaces x
2.2.1.1. Enable MPU Standby and Event Interfaces 2.2.1.2. Enable General Purpose Signals 2.2.1.3. Enable Debug APB Interface 2.2.1.4. Enable System Trace Macrocell (STM) Hardware Events 2.2.1.5. Enable FPGA Cross Trigger Interface 2.2.1.6. Enable DDR Arm* Trace Bus (ATB)
2.2.2. HPS-FPGA AXI Bridges x
2.2.2.1. FPGA-to-HPS Slave Interface 2.2.2.2. HPS to FPGA AXI-4 Master Interface 2.2.2.3. Lightweight HPS to FPGA Master Interface
2.2.5. Interrupts x
2.2.5.1. FPGA-to-HPS 2.2.5.2. HPS-to-FPGA
2.3. HPS Clocks and Resets x
2.3.1. Input Clocks 2.3.2. Internal Clocks and Output Clocks 2.3.3. リセット
2.3.1. Input Clocks x
2.3.1.1. External Clock Source 2.3.1.2. FPGA-to-HPS Clocks Source 2.3.1.3. Peripheral FPGA Clocks
2.3.2. Internal Clocks and Output Clocks x
2.3.2.1. Main PLL Output Clocks – Desired Frequencies 2.3.2.2. HPS to FPGA User Clocks 2.3.2.3. HPS Peripheral Clocks – Desired Frequencies 2.3.2.4. Clock Sources 2.3.2.5. PLL Report
2.6. Pin MUX and Peripherals x
2.6.1. Pin Mux GUI 2.6.2. Pin Mux Report 2.6.3. EMAC ptp Interface
2.6.1. Pin Mux GUI x
2.6.1.1. Auto-Place IP 2.6.1.2. Advanced
1. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントの概要
2. インテル® Agilex™ ハード・プロセッサー・システム・コンポーネントのコンフィグレーション

2.2.2.1. FPGA-to-HPS Slave Interface

FPGA-to-HPS Slaveインターフェイスにより、FPGAマスターからHPSにトランザクションを発行できます。次の各項目を使用します。
  • Interface specificationドロップダウンで、このマスター・インターフェイスをAXI-4またはACE-liteにコンフィグレーションします。
  • Enable/Data Widthドロップダウンで、このマスター・インターフェイスのデータ幅を128ビット、256ビット、または512ビットにコンフィグレーションします。
  • Interface address widthは、40ビットから20ビットまでコンフィグレーション可能です。これにより、FPGAファブリックによるHPSアドレス空間の大部分へのアクセスが可能になります。FPGAロジックのマスターのアドレス幅がブリッジよりも小さい場合、マスターからHPSアドレス空間へのアクセスを容易にするために、インテルのアドレス・スパン・エクステンダー・コンポーネントを使用します。
  • Interface destinationにより、トランザクションの配線をコンフィグレーションします。このインターフェイスでは、Cache Coherency Unit (CCU) への直接配線、SDRAMへの直接配線 (CCUをバイパス)、またはFPGA AXIマスターによって制御されるカスタム・コンフィグレーションをサポートします。
    表 3.  Interface Destinationの選択
    選択 説明
    CCU
    • AxUSER[7:0] を 0x04 に固定することで、トランザクションがCCUに直接配線されます。
    • FPGAからSDRAMへのコヒーレントおよび非コヒーレント・アクセスをサポートします。
    • FPGAの可視性を確保するため、HPS IOスペース間へのアクセスはすべてこのモードを使用する必要があります。
    SDRAM Direct
    • AxUSER[7:0] を 0xE0 に固定することにより、トランザクションがSDRAMに直接配線されます。
    • FPGAからSDRAMへの非コヒーレント・アクセスをサポートします。
    • HPS IO空間はFPGAからは見えません。
    Inband AXIまたはACE-Liteインターフェイスの AxUSER を公開します。AXIマスターを介して制御できます。

詳細については、「アドレス・スパン・コンポーネント・エクステンダーの使用」の章を参照してください。

このブリッジがイネーブルされている場合、インターフェイスは f2h_axi_slave、f2h_axi_clock、およびf2h_axi_resetが使用可能になります。

このインターフェイスにより、FPGAからHPSスレーブの大部分にアクセスすることができます。このインターフェイスは、ACE-liteスレーブとしてコンフィグレーションされている場合、コヒーレント・メモリー・インターフェイスを提供します。FPGAファブリック内の他のインターフェイス規格 (Avalon Memory Mapped (Avalon-MM) インターフェイスへの接続など) は 、ソフト・ロジック・アダプターを使用してサポートすることができます。プラットフォーム・デザイナーのシステム・インテグレーション・ツールは、アダプターロジックを自動生成し、 AXI* からAvalon-MMインターフェイスに接続します。

注: hps_emifコンジットがイネーブルされるのは、AXIまたはACE-Liteブリッジのいずれかが選択されている場合です。

詳しくは、 インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル の HPSのブリッジ の章を参照してください。

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